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请教，关于CPLD上电的问题

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 楼主| jian0052 发表于 2009-5-12 10:45 | 显示全部楼层 |阅读模式
CPLD, 电平, Quartus, UART, I/O
小弟初学CPLD，最近用EPM7512AE，发现一个问题，就是上电后，所有要用的I/O口输出都是高电平，而我想避免这种情况，也就是希望上电后输出低电平，请教高手赐教.听说在Quartus里是可以设定的，有人知道怎么设定么？<br />
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Fourier00 发表于 2009-5-15 20:21 | 显示全部楼层

可以在内部的逻辑里面取个反啊

可以在内部的逻辑里面取个反啊
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