[FPGA] XILINX 的 ISE ,怎么在原理图里将输入和输出直接连接起来?

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 楼主| ngyg12 发表于 2013-9-24 17:19 | 显示全部楼层 |阅读模式
RT, XILINX 的 ISE ,怎么在原理图模式下将输入和输出直接连接起来?
工程的顶层文件是原理图模式,现在需要将两个总线直接连接起来. 如图,两个port 是数据口,双向模式的。需要直接连接。现在直接连接会报错。不知道,ISE是怎么弄的。Quartus II 和 Libero 都可以直接连接。
请知道的同志们指点一下:不胜感激!!!
两个端口名分别是:share_bus 和 sram_bus



                        (需要连接的端口)

                             (报错)

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Backkom80 发表于 2013-9-25 08:13 | 显示全部楼层
尝试将两个双向的改成两个单向的连接
xiao13K 发表于 2013-9-25 08:37 | 显示全部楼层
加个buffer试试
 楼主| ngyg12 发表于 2013-9-25 17:29 | 显示全部楼层
Backkom80 发表于 2013-9-25 08:13
尝试将两个双向的改成两个单向的连接

单向的只能是同向的,一个是输入另一个是输出的话,都不行的!
现在加了一个自己写的Buffer!你给看看行不行?

module share_bus_buf(
    master_write,
    master_read,
    share_bus_dq,
    sram_bus_dq
    );

input       master_write, master_read;
inout[31:0] share_bus_dq, sram_bus_dq;

// master read data from sram ( master_read  = '0' )
assign share_bus_dq = ({master_write, master_read} == 2'b10) ? sram_bus_dq : 31'bz;

// master write data to sram. ( master_write = '0' )
assign sram_bus_dq  = master_write ? 31'bz : share_bus_dq;

endmodule



master_write 和 master_read 是总线上的读写信号!


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 楼主| ngyg12 发表于 2013-9-25 18:53 | 显示全部楼层
Backkom80 发表于 2013-9-25 08:13
尝试将两个双向的改成两个单向的连接

我能斗胆找你要个联系方式不?QQ 什么的. 有些问题想请教....帖子上麻烦啊:lol
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