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[FPGA] cyclone ii 的PLL时钟相位延迟问题

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 楼主| elcfoucs 发表于 2013-11-18 13:38 | 显示全部楼层 |阅读模式
cyclone, 相位, 时钟, PLL, AC
本帖最后由 elcfoucs 于 2013-11-18 13:57 编辑

我使用megawizard生成PLL，外部50M，生成3个依次延迟90度的100M时钟，C0 0度， C1 90度 ，C2 180度，然后使用modelsim 门级仿真，出来的结果不太对啊！不应该是依次延迟1/100M/4么？RTL级仿真是对的。。这该如何解决。。再调那个相位值？

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haitaox 发表于 2013-11-18 17:29 | 显示全部楼层
lock信号还是无效呢
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dell_wang 发表于 2013-12-4 22:20 | 显示全部楼层
时钟问题最好直接下板子后直接用示波器测试观察波形，功能仿真一般不是太准确
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