Verilog中浮点数进行截位

发表于 2014-8-14 14:34

Verilog中将数据截位，怎么没有round和floor函数，是要自己写function吗？请各位大神帮帮忙

发表于 2014-8-14 22:53

这个真没用过的。

发表于 2014-8-15 08:58

gaochy1126 发表于 2014-8-14 22:53
这个真没用过的。

那请问下如果要进行截位，该如何处理啊？

发表于 2014-8-15 13:38

上官紫虞发表于 2014-8-15 08:58
那请问下如果要进行截位，该如何处理啊？

能举个例子说怎么截取数据么

发表于 2014-8-15 16:21

gaochy1126 发表于 2014-8-15 13:38
能举个例子说怎么截取数据么

比如说输入的数据是（18,12，t），输出的数据是（12,6，t）。
注：（18,12，t）是有符号的18位的数据，其中12位是小数位。

发表于 2014-9-2 08:58

首先在算法上要保证输出的结果一定都在$12.6能表示的范围内。

如果能保证，可以直接删掉小数点左边多出来的6个msb，并且把bit5当成舍入位，做截取或者舍入。

舍入后要对舍入数据做溢出限制。

这是普通的做法。