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[FPGA] 如何修正时序约束中slack为负的问题

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 楼主| 3008202060 发表于 2014-9-5 10:47 | 显示全部楼层 |阅读模式
AC, ck, 时序, ICL, ic
我已经在sdc文件中做了约束了create_clock -name {iclk_27M} -period 37.000 -waveform { 0.000 18.500 } [get_ports {iclk_27M}]但是它的slack还是负的 这个应该咋解决啊

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zxc729 发表于 2014-9-7 10:16 | 显示全部楼层
你的设计里有2个时钟？是不是存在跨时钟域的问题？
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 楼主| 3008202060 发表于 2014-9-9 17:01 | 显示全部楼层
zxc729 发表于 2014-9-7 10:16
你的设计里有2个时钟？是不是存在跨时钟域的问题？

恩恩 是呢 是要写set_clock_groups -async -group {iclk_27M}吗
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zxc729 发表于 2014-9-11 21:41 | 显示全部楼层
好像这样也不行的，具体我也不是特清楚。这2个时钟是异步的，你首先应该处理下，最好能变成同步时钟
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