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提高NC-Verilog仿真效率的技巧
verilog ，仿真 ，ce ，TI ，时序
FPGA论坛 xjsxjtu 2012-10-18 3 2072 GoldSunMonkey 2012-10-21 21:13
请问差分时钟输入时序约束怎么做的？
时序 ，时钟 ，信号 ，时钟信号
FPGA论坛 flykite 2012-10-17 2 3555 kkzz 2012-10-19 13:06
怎么用示波器看时序？？
时序 ，示波器 ，开发板 ，sd ，iic
新手园地 qQ191727779 2012-10-16 16 9935 wangchu426 2012-12-5 16:04
Verilog HDL 学习要点总结(二)
verilog ，HDL ，控制 ，信号 ，时序
FPGA论坛 shang651 2012-10-14 1 2069 GoldSunMonkey 2012-10-14 20:42
编写具有100%可靠性代码的几个技巧
代码 ，编写 ，I/O ，异步 ，时序
FPGA论坛 lxAPP 2012-10-14 1 1282 GoldSunMonkey 2012-10-14 20:43
Verilog的两个误区
verilog ，阻塞 ，阻塞赋值 ，时序 ，se
FPGA论坛 xiao6666 2012-10-14 5 1818 lxAPP 2012-10-29 22:54
FPGA时序约束的几种方法
FPGA ，时序 ，EDA ，器件 ，时序收敛
FPGA论坛 星星之火红 2012-10-14 3 2587 星星之火红 2012-10-14 17:49
Verilog assign和always 注意事宜
verilog ，ge ，edge ，时序 ，时序逻辑
FPGA论坛 星星之火红 2012-10-13 12 2589 Backkom80 2012-11-14 08:11
时序的几个概念
时序 ，tc ，时钟 ，PGA ，FPGA
FPGA论坛 shang651 2012-10-12 2 1995 GoldSunMonkey 2012-10-12 21:54
弱弱地问下STM32的硬件SPI问题
spi ，STM32 ，硬件 ，引脚 ，时序
ST MCU chenfzg 2012-10-11 2 1731 chenfzg 2012-10-12 13:09
FPGA/CPLD状态机稳定性研究
状态机 ，FPGA/CPLD ，电路 ，时序电路 ，时序
FPGA论坛 wmsk 2012-10-9 3 2008 wmsk 2012-10-9 21:55
常规延迟和内嵌延迟
代码 ，时序 ，TE ，控制 ，时序控制
FPGA论坛 shang651 2012-10-8 5 2140 GoldSunMonkey 2012-10-9 20:56
ip核生成了一个fifo，不能写入数据 attach_img
FIFO ，ip核 ，AC ，时序 ，时序图
FPGA论坛 andiwxz 2012-9-26 5 1963 andiwxz 2012-9-27 12:28
planAhead 中的时序违规怎么处理？ attach_img
PlanAhead ，时序 ，ck ，se ，TI
FPGA论坛 magic323 2012-9-24 10 3290 magic323 2012-9-26 12:49
此种情况如何做时序约束 attach_img
时序 ，OFFSET ，se ，FPGA ，PGA
FPGA论坛 magic323 2012-9-24 32 5646 GoldSunMonkey 2012-10-9 22:13
ARM怎么读写SJA1000? attach_img
ARM ，读写 ，sja1000 ，时序 ，CPLD
嵌入式操作系统论坛 jlgcumt 2012-9-21 9 4165 csliu911 2015-11-23 16:53
FPGA的高级学习计划
FPGA ，时序 ，HDL ，hd ，异步
FPGA论坛 huofeijingfe 2012-9-21 37 4620 GoldSunMonkey 2012-11-8 00:23
【汉普】高速信号仿真分析
高速信号 ，信号仿真 ，仿真分析 ，信号完整性 ，时序
供需广告 wswnihao 2012-9-20 0 1472 wswnihao 2012-9-20 16:42
如何发现并解决FPGA设计中的时序问题
时序 ，FPGA设计 ，器件 ，代码 ，时钟
FPGA论坛 xjsxjtu 2012-9-29 13 2496 XiaoWei369 2013-1-19 22:15
I2C时序问题
时序 ，I2c ，ADDR ，DDR ，AD
万利电子 xsgy123 2012-10-11 4 1357 baidudz 2012-10-11 23:52
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