这是一个边沿检测，但是我看不懂，我觉得检测不出啦啊，有没有大师可以给讲解一下
2013-2-26 15:55
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画个时序图，就明白了
chipscope调试
2013-2-25 11:17
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可以，合成bus后，在左上选bus plot，跳出一窗口，窗口中的所有合成的bus，选择要显示的bus，在前面打勾即 ...
Bit流生成遇到很奇怪的一个问题
2013-2-25 08:18
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没怎么做过EDK，帮顶
verilog简单问题求助.
2013-2-20 20:39
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代码没有问题，我不清楚是不是你仿真的有问题，反正我仿真了下，是正确的。如下图： ...
sd卡读写数据部分丢失
2015-9-11 21:43
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杜邦线线长20多cm？
建意换线试试，或线短点，20多cm，长了点，
ISE差分信号怎么处理
2013-2-21 11:01
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1，IBUFGDS这是一个原语，这个原语写在HDL程序中，他有两个输入，一个输出，是将差分的P和N转成单端输出， ...
程序下载 急 急 急
2013-2-20 08:00
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确实有些怪，扫描也没报错，硬件应该问题不大吧
用FPGA实现对以太网数据的汇聚处理？
2013-2-25 11:20
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......
fpga 如何加密
2013-2-18 08:38
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cpld容量小了，对很多工程项目不适用
请教一下：xilinx查看各引脚功能的资料叫什么啊，spartan6的
2013-2-18 08:34
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Spartan-6 FPGA Packaging
如果将4路的SDI经FPGA变成1路SDI
2017-2-16 18:05
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sdi，4合一，不是新东西了，设计目标能支持到多少，1080P50/60？
4路sdi同不同步？
4路sdi制式是不是一样的 ...
FPGA开发的一个问题
2013-2-18 08:28
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FPGA开发板？
你FPGA开发板里面的东东呢，单考虑PC没有太多用处吧
如何同时使用上升沿和下降沿！？
2013-2-18 08:24
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always@(posedge clk or negedge clk)
这种写法通不过的原因是，底层无相应的器件与这个描述的电路相对应。 ...
最近刚用ise发现rtl看不太懂啊不像quartus一样直观
2013-2-16 09:18
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NET设置为SAVE之后，再想连管脚该怎么做？
2013-2-17 18:03
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没听明白楼主想说什么
ISE13.1编译效率的问题
2013-2-17 19:02
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赛灵思全新设计套件——Vivado震撼登场-视频中文介绍
2013-2-17 16:15
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Verilog assign和always 注意事宜
2013-3-18 17:14
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ALtera CYclone 2 io输出低电平1.8V
2013-2-27 15:47
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求助啊，Xilinx的延迟线的使用
2013-2-26 16:25
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datasheet上不是有吗
当选择可变延时模式时，这是一个调整延时步进的输入端口，
具体说明见datasheet：virt ...
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