定制RAM
2012-9-4 19:46
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Block Memory Generator，块RAM
Distributed Memory Generator，分布式RAM
在FPGA中RAM有两种，一种是块RAM ...
请问一个不是很难的问题
2012-4-26 08:47
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支持猴哥。:lol
求解ISE运行过程
2012-4-29 10:44
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嘻嘻
猴哥，:$
呵呵
1，Synthesize，HDL 到RTL
2、Implement Design
1）、Translate。将RTL解析成相应的底层器件。
...
求教：时序分析结果求帮忙
2012-4-26 08:52
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6# zuphen
我是不是可以这么理解，mcu 和dsp共享一片BRAM，只不过是一会是60M的时钟操作，一会是100M的时 ...
5# nongfuxu
呵呵，最近项目有点紧，来的少了点，:)，
BRAM出来的数直接送DSP48？
如果是，可以尝试将BRAM出来的数打一拍到二拍在送DSP48试试。 ...
从报告上看这条路径
delay 有8ns左右
skew 也有8ns左右
从BRAM出来的到DSP48的数跨时钟域了？ ...
新手求助：如何熟悉technology map viewer中的电路图
2012-4-29 10:20
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是，每个系列的FPGA都不太一样，每个公司的FPGA差别更大点，在用前一定要查看所用目标芯片的datasheet。 ...
单看型号没有多大作用，为不就是资源多与少的问题。
在我认为1K以下的板子都没有太大作用。
初学者学好HDL ...
看RTL就可以了，
technology map viewer，是更底层的示图，需对目标芯片的底层结构有一定的了解才能看的明 ...
一个上拉电阻引发的**
2012-4-24 11:31
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哈哈哈哈，:handshake，
吃过同样的亏，
嘻嘻，不过不是下拉电阻，
异步信号经过一个电阻后，沿变的非常平 ...
altera FPGA控制三速以态网的问题
2013-8-31 21:48
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三速度应该是指10/100/1000自适应mac，
高分悬赏~microblaze+uclinux
2012-4-26 21:09
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:)，帮顶
RTL viewer，三位mux21怎么传给两位寄存器？
2012-5-2 22:26
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code没有问题，一个流水灯小代码。
那就是Q2优化了代码的逻辑。
1，mux不是三位的，mux是2位的，A端有一位是前一个FF的输出，另一位是那根粗线中的一位。B端是2个0。
2，LE ...
求推荐个购买xilinx FPGA下载线的地方
2012-4-26 08:51
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taobao上有一家，好象是山东的，一年包修，一百多块钱，
采用IP Core设计有什么弊端么？
2012-4-27 22:06
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IP有两个问题：
1，权限。
2，移植性。
自己写code这两个问题都不存在。
赛灵思全新设计套件——Vivado震撼登场-视频中文介绍
2013-2-17 16:15
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顶，赞一个，:lol
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