新手，写的timescale程序，时序仿真不是理想图，求解惑
2012-4-21 11:58
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你都知道这个原因，#不能用在RTL表延时，
那上面的问题不就清楚了。
你写的这是RTL模块吧，不是仿真时用的t ...
新手的
2012-4-16 18:00
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我说的串口是指RS232，不是其他的啊，
你是不是在用jtag，但外面用的是RS232的接头啊，里面其实是4根信号+ ...
同步时钟
2013-4-27 11:10
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1，广意上讲同源的时钟都可以认为是同步时钟，原因是如有clk1 and clk2都是从clk分出来的，或变化出来的， ...
请问一个不是很难的问题
2012-4-26 08:47
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呵呵，好象没有更好的办法了，
请教一下大家都是怎么进行FPGA设计的？？
2012-10-8 21:37
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学习：择其智者而从之。
友情提醒：网上的东西需用辨证的思维及角度是理解去审识。
N年前有句网络名言：和 ...
7# gregy_cn
严重支持。
6# pontiff
不要以点代面好不好，
真正的FPGA设计工程师比你见到的菜鸟强的多，懂的多，
不清楚HDL描述的 ...
4# 小嘿
晕，大锅，不要人云亦云， ok?
自己细细了解下FPGA结构在说可否？ ...
3# mr.king
顶层用原理图方式，呵呵，另人想不通的设计思设计理念
1# jiazhaohui
4年FPGA设计了，呵呵，时间是挺长的，但仍觉得使用原理图方式是一个方便的方式，说明楼主 ...
2# hiramlee
没有任何设计参数，就是DDC + FFT 无法估资源，
1，多少点的FFT，位宽多少，性能如何等等，
...
Place & route求助
2012-9-5 10:30
- FPGA论坛
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1，如果你的IO没有用那么多，就需细细查查IO的利用率为什么100%了。
2，delay和DCM的一些延时，软件分析时 ...
还有一个，在布局布线的设置中，这项是不是勾了：map slice logic into unused block rams，如果这个选了， ...
1，加在clk_ab_p和sysclk_100上，后面的衍生时钟会自动约束，只要约束源时钟就可以了。
2，似乎IO利用率好 ...
1，你的工程大吗？用了多少资源？
2，时钟多少M，在什么片子上，做了一些约束了没？
3，是不是在布局布线的 ...
关于时钟周期约束的疑问
2012-6-25 21:25
- FPGA论坛
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原因是实际中时钟存在的一些抖动偏移，SAT时多加5%-10%的余量，可保证分析的可靠性。 ...
是，5%-10%就可以了
想学习FPGA，请推荐学习思路
2012-7-29 15:25
- FPGA论坛
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初学：软件，FPGA结构，HDL，
后继：时序。
功能性能是你的设计目标( 房子 )
FPGA中的各种资源是你的砖瓦(FF LUT BARM DSP 等等)
心中的电路是你的设计 ...
语言从哪个入手都没有关系，说的明白点语言只是一个粘合剂，将FPGA结构中的各种资源粘成你所设计的电路。 ...
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