关于时钟周期约束的疑问

发表于 2012-4-18 09:28

在某本书上看到：“常用的工程策略是：附加的时钟周期约束的时长为期望值的90%，即约束的最高频率是实际工作的110%左右。”
是不是意味着如果我输入的时钟是100MHz那么在约束文件中就要写
TIMESPEC TS_CLK_AB_P = PERIOD "CLK_AB_P" 110 MHz HIGH 50 %;
是这样子吗？

发表于 2012-4-18 10:53

是，5%-10%就可以了

发表于 2012-4-18 10:54

原因是实际中时钟存在的一些抖动偏移，SAT时多加5%-10%的余量，可保证分析的可靠性。

发表于 2012-4-18 15:06

谢谢！

发表于 2012-4-18 15:23

嗯，路过，学习，

发表于 2012-4-19 14:50

我觉得是这样的。 3# Backkom80

发表于 2012-6-22 19:01

利用FPGA实现大型设计时，可能需要FPGA具有以多个时钟运行的多重数据通路，这种多时钟FPGA设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何进行布线，本文将对这些设计策略深入阐述。
FPGA设计的第一步是决定需要什么样的时钟速率，设计中最快的时钟将确定FPGA必须能处理的时钟速率。最快时钟速率由设计中两个触发器之间一个信号的传输时间P来决定，如果P大于时钟周期T，则当信号在一个触发器上改变后，在下一个逻辑级上将不会改变，直到两个时钟周期以后才改变

发表于 2012-6-23 20:44

在某本书上看到：“常用的工程策略是：附加的时钟周期约束的时长为期望值的90%，即约束的最高频率是实际工作的110%左右。”
是不是意味着如果我输入的时钟是100MHz那么在约束文件中就要写
TIMESPEC TS_CLK_AB_P = PE ...
zuphen 发表于 2012-4-18 09:28

都可以，但是有时候也没有必要，如果设计时序没有问题的时候。

发表于 2012-6-25 17:36

过来学习

发表于 2012-6-25 18:44

过来学习
1228goto 发表于 2012-6-25 17:36

楼上的签名档，给了我无比多的动力。谢谢啦。

发表于 2012-6-25 18:50

这种属于过约束，其实一般不推荐的。按照实际情况来就可以了

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