一个system verilog的问题，求行家解决
2019-10-24 07:14
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恭喜恭喜
FPGA中数据如何高速传到DSP
2014-5-27 15:13
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如果有PCI接口也可以。先配置config，包括verdor，总线空间等等，然后再向地址空间里面读写数据。
时间久 ...
一般DSP都是local bus,或者emifa接口。如果速度慢点，可以用I2C或者SPI之类的，都可以 ...
承接FPGA项目
2017-12-29 16:20
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顶一下
做FPGA项目多了，总结一下：
1：找开发的人甲方临阵抱佛脚，要求时间之急，我都恨不得是神。
2：甲方对开发 ...
分享FPGA经验（连载）
2018-11-24 17:54
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是需要硬件知识，但是这个一个充分非必要条件。呵呵，FPGA按照硬件划分，应该是数字电路的一部分。 ...
吐槽一下spartan 6的DDR的读写。
spartan6的DDR读写感觉还是比较难用的，第一，开的buffer太浅，64的，如果 ...
必须，必须，最近忙项目比较紧，现在接近尾声，以后持续更新
不错，不错，是对的:)
3：quartus里面可能默认如果没有初值就给默认的0或者1。而且自动将组合逻辑修改了，因为那样描述是错误的 ...
承接FPGA项目
2018-7-4 14:02
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做过，这个是我们的强项。
有做视频处理或者图像处理的可以找我哦，现在做图像处理小有成就啊。
主要做图像处理压缩，以及图像叠加融 ...
动态可重构
2014-4-25 22:45
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搞课题啊，随便写写就可以，呵呵，我就是这么干的
我的建议是不要用动态可配置，用标准的加载方式就可以。动态可配置的用途你还没搞清楚，就不要用了。 ...
我的 VGA 模块来了，含视频教程。大家看看
2020-1-2 23:03
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你们的测试图在哪儿下的？
一个16位reg占用几个LUT-3
2014-4-16 23:43
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这，好吧，是slices吧
串口通信的大家走一走瞧一瞧哈，及需解决
2014-6-3 08:48
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UART有这么复杂？
ODDR的使用疑问
2014-4-21 22:18
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引入ODDR不是输入数据与输出时钟延时的一致性，而是FPGA时钟都要上BUFG的，作为逻辑时钟用，如果你要把该时 ...
SJA1000的clkout无输出，请教！
2014-5-26 22:58
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初始化配置，也可以读回来试试，如果读写都没有问题。不过还是恭喜你进入调试状态 ...
输入引脚设置
2014-6-17 16:55
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设置为输入，按道理说是要接入信号的，如果不接入信号，不稳定也是正常的。 ...
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