申请开设【仿真与验证】版
2020-7-13 08:34
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仿真与验证
FPGA做JPAG解码
2013-7-7 21:35
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同求
modelsim必会仿真教程
2015-1-22 14:46
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加载IP核的仿真
第一,需要编译IP核相关的库文件
第二,把IP核对应的文件放到工程里编译就好了 ...
三段式状态机状态跳转如何理解
2013-4-28 21:49
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这样像绕口令了
就是这样的
这用的always，好吗？
2013-4-28 14:24
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有什么不好的
我以前一直用2寄存器来做，挺麻烦的，多了一大段代码
但我看到别人这么做，而且也不是个 ...
关于testbench基础求助
2013-5-1 16:07
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是的，不过话说貌似vhdl的testbench比较难写
sdram状态与输出控制命令
2013-5-14 13:52
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这是CS56A64163规格苏上的状态图
假如按照这种状态图
如果外部要burst read
是先发送一个ACT命令，经过tR ...
谁能看出上图这个Read_IDLE状态是干什么用的
假如进入了write状态，那么由于要发送一个写命令，这个命令本身就支持一个周期，后面就要跟NOP了
如果writ ...
用什么语言写fpga测试文件
2013-12-31 15:53
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感觉一般程序verilog基本够用
modelsim后仿真正确，但实际不对
2013-5-16 23:05
- FPGA论坛
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- 3788
加入sdf文件的后仿真，体现不出延迟？
这个我可以理解
但后仿真为什么体现不出来呢
无意中发现了问题
采用第一种写法得到UartClk，就会出问题
采用第二章写法得到UartClk，一切都正常
请教 ...
使能时钟的问题
2013-5-17 22:43
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- 4201
我写了一个时钟，作为uart的clk（波特率*16）
采用直接分频的办法比采用实用时钟跑的波特率还高些 ...
这个不是很奇怪吗？几乎没有hold time
Altera PLL仿真问题
2013-6-2 12:58
- FPGA论坛
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直接生成的PLL，给个时钟和复位，没有其他了的
必须成功啊，不然一路输出也不会是正常的
想用51的IO做一个模拟串口
2013-12-7 21:25
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模拟出来的串口准确性和系统速度,时钟分频精度都有很大关系
如果你需要的串口速度比较快,这种方式不是很可 ...
最近有没有好看的电视剧呀推荐一下
2013-6-27 14:46
- 情感婚姻研习社
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包青天XXXX
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