关于FPGA实现的SRAM读写控制器的验证
2011-7-11 14:26
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终于发现问题了，开发板用的芯片和原理图上的芯片不一样，导致我用了错误的数据手册
啊啊啊啊啊啊啊啊，2周 ...
请教STC的PCA捕获问题
2015-11-2 15:02
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这的确是个问题，不过还好我的要求比较低的说，我突然思维有点混乱了
只要中断程序没完，那么计数器便不会 ...
还好，我其实是想用软件定时器来产生10hz的波形，所以这个误差大点也无所谓，因为本身精度要求就不高，另外 ...
下决心了fpga
2011-10-27 20:03
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被ice说得我像是打广告的，我本来也就是看到楼主发帖子来热心回帖一下，我一小职工也不是做板子的，我承 ...
2楼的的确更便宜，我刚去看了价格对比
黑金的稍贵，要600多大元，我推荐一个吧我自己买的，非广告
加上液晶和USB下载线估计也要300多元，目前用来 ...
原理图中总线的画法（有图有真相）
2012-11-9 10:13
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原理图我不会用，以前MAX plus的时候一直用原理图，现在直接写Module原理图我不知道怎么用了 ...
我这条语句有问题么？？？verilog 急
2011-7-12 15:38
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或者照你的写法先给一个复位信号
在testbench中先把clk_out初始化为0或者1，不然默认是X，你当然看不出来波形
initial
begin
clk_ou ...
请教分频！！！！
2011-8-3 16:47
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看看IP核里是否找得到PLL，不然只有自己写了-不过我觉得要占用很大资源吧
要做到精确的分频，那你还是用PLL吧
另外记得clk_out要给一个初始化值，0或者1，不然就是xxxxxx
分频其实做一个内部计数器就可以:
div(clk_out,clk);
input clk;
output clk_out;
reg [7:0] cnt;
always ...
怪事一件 大家来瞧瞧
2011-7-1 20:37
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高速时钟是多少？50M？难道是外围电路的问题？
语句好像是没有问题的
1/2VCC也许就是X状态，而且看整个波形显然写的不符合你的预期，你想法是用高速时钟
来同步采样1K的信号，根 ...
【原创】Cyclone III FPGA开发板 相关实验例程 持续更新
2011-7-8 09:26
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可以给一个有讲解的不用IP的verilog FPGA读写SD卡的程序吗？
求助：8个IO检测45个按键
2011-6-30 08:40
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哈哈的确，应该上传共享
八位二进制加十位二进制
2011-7-5 19:27
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不管是8位还是10位，电路都是按2进制来的，直接加就是
跪求大神赐教---基于FPGA的数字频率计
2011-7-8 23:47
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用50Mhz的时钟源作为填充计数脉冲，多周期或者单周期测频率
至于显示什么的都简单 ...
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