Xilinx DDR3控制器接口带宽利用率测试(二）
2024-12-3 10:48
- FPGA论坛
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还有同行愿意指教的吗？
这个带宽利用率接近100%很吸引人，可是我没有理解楼主的意思。
如果仅仅使用两个bank，向里面写数，过一 ...
运放
2024-6-7 15:34
- 电子技术交流论坛
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当9和10脚有压差，CE输出应该是+5或-5V。图中的运放如果是理想运放应该没有问题，所以要看看运放是不是电压 ...
VIVADO BRAM_SDP_MACRO宏中参数INIT_FILE
2024-6-6 09:01
- 电子技术交流论坛
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再进一步验证，只要把初始化文件拷贝到timing\xsim\目录下，时序仿真INIT_FILE有效。
我的个神呐，这个INIT ...
进一步验证：INIT_FILE参数对功能仿真有效，对时序仿真无效。
应用cordic算法实现atan2功能的VHDL代码
2023-3-2 12:06
- FPGA论坛
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例： arctan(63536 / 3000) *65536/90° = 63567
其modelsim仿真结果如下
仿真中x输入固定为3000（本想用的是30000也就是下图中17D“30000”，但刚刚发现在 ...
较真时刻----差分放大器的输入阻抗是多少？
2021-6-4 16:02
- 模拟技术论坛
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什么线性非线性又扯远了，运放反馈部分本身就可以等效为受控电压源。计算输入阻抗不是用电压除电流就能得到 ...
2V电源再串一个1V电源，连3Ω电阻，电流是1A，能说在2V电源处的阻抗是2欧姆=2V/1A吗？ ...
玩转VHDL018-仿真结果写入文件
2021-5-20 13:42
- FPGA论坛
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我这里有一个从《源数据.txt》读入数据，根据时钟节拍逐个写入《结果.txt》的示例，共享在此，希望对你有 ...
一个数组赋值给另外一个数组
2020-8-1 09:53
- FPGA论坛
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type Anx12B is array(natural range ) of std_logic_vector(11 downto 0);
subtype DATA_SS is Anx12B ...
帮帮我看看哪里出问题了。达不到预期效果，我是个新手
2019-5-23 10:17
- FPGA论坛
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开始用VHDL的时候首先要明确其是一种硬件描述语言，也就是说你写一句话的时候要大概知道是一个什么电路。
...
玩转VHDL-004除法器-附函数解读
2019-1-31 22:52
- FPGA论坛
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QUARTUS软件中集成的free版modelsim
VHDL 结构体中定义的ATTRIBUTE是什么？
2018-7-18 15:33
- FPGA论坛
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这属于自定义类型ATTRIBUTE，具有常数性质，一般我们自己写的代码不会用到。在编译器中，预定义的ATTRIBUTE ...
怎样理解下面的if嵌套语句
2019-7-27 16:25
- FPGA论坛
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任何一个if都要有一个end if和其配对。然后这种写法不仅可读性差，而且生成的电路逻辑延时较大。在QUARTUS ...
国产AD/DA/时钟芯片、DDS芯片等目录大全！
2018-9-28 13:58
- FPGA论坛
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哪天买几片试试看，国产芯片一个最大问题是芯片手册难找，这应该很好解决啊。难道要看替代芯片的手册使用之 ...
发图片直接贴图！发内容又变得简单啦，快来试试吧~
2019-6-9 19:24
- 21ic投诉|建议|站务
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怎么玩？
求给程序注释一下...急用...
2018-5-25 22:57
- FPGA论坛
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这个程序应该是个初学者写的。是想用四个按键完成0到15的数字显示。每个按键按下一次数值在一段范围内加1， ...
分频器仿真结果不对
2018-4-19 09:02
- FPGA论坛
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几乎没用过verilog，所以猜测一下问题是：
代码第4行改为reg fm=0;
testbench中的wire fm=0;改为wire fm; ...
vhdl ‘stable 函数 以及 ’delayed函数 无效
2018-4-16 09:11
- FPGA论坛
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如果学习VHDL语言，目的不是为了研究语言本身，那么这类稍微复杂一点的纯仿真语句完全没有必要知道。 ...
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