发新帖我要提问
返回列表
打印

问一个Verilog 程序的问题，实现数据总线

[复制链接]
2453|3
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
zhousun|  楼主 | 2010-5-26 12:30 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, 数据总线, CPLD, PLD, 寄存器
我需要实现一个双向数据总线，输入总线INDAT,输出总线OUTDAT
当WR=0时，OUTDAT=INDAT
当RD=0时，且KEY=1, INDAT=KEYDAT; KEY是个状态线，KEYDAT是CPLD内部寄存器
当RD=0时，且KEY=0时，INDAT=OUTDAT

不知那位熟悉，这个逻辑怎么表达比较好，谢谢！

使用特权

评论回复 赏

相关下载

相关帖子
沙发
wycawyc| | 2010-5-26 14:25 | 只看该作者
你的逻辑关系不是挺清楚了。只不过你说的输入。输出总线都是双向总线。

使用特权

评论回复 赏
板凳
ljolove| | 2010-5-26 15:49 | 只看该作者
刚好最近在弄这个
assign data_out_buf = (read)? data:8'hzz;
assign data=(!read)?data_out_buf:8'hzz;
data是总线

使用特权

评论回复 赏
地板
zhousun|  楼主 | 2010-5-29 20:52 | 只看该作者
谢谢，解决了，嵌套了一层冒号表达式

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

zhousun

15

主题

160

帖子

1

粉丝