软件： MODELSIM_SE_6.5 XILINX ISE 13.1
使用CORE GENERATOR 生成一个Virtex-5 Embedded Tri-Mode Ethernet MAC Wrapper ，
然后在MODELSIM6.5上建立一个工程，对其进行功能仿真：
do I:/FPGA_test_program/V5_TEMAC/v5_emac_v1_8/simulation/functional/simulate_mti.do
XILINX的仿真库已经编译，加入到MODELSIM中，每次都是执行到configuration_tb.vhd中的
-- wait for EMAC Host I/F to initialise
while (host_miim_rdy /= '1') loop
wait until hostclk'event and hostclk = '0';
end loop;
代码时，无法继续执行下去，说明host_miim_rdy信号一直为0，而host_miim_rdy信号是IP核v5_emac_v1_8.vhd给出的信号，这是怎么回事 |
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