[FPGA] 恒温晶振供电是5V,输出是CMOS,如何接入到FPGA的3.3VBANK中?

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 楼主 | 2018-9-25 11:36 | 显示全部楼层 |阅读模式
恒温晶振供电是5V,输出是CMOS,如何接入到FPGA的3.3VBANK中
| 2018-9-25 22:45 | 显示全部楼层
电阻网络匹配     

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| 2018-9-25 22:45 | 显示全部楼层
举例    你可以参考LVPECL怎么接入到LVDS等设计

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a2057469664 2018-9-26 08:49 回复TA
好的·谢谢。 
| 2018-9-26 10:36 | 显示全部楼层
晶振频率是多少M的?整个系统对时钟的上升下降沿要求高吗?

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 楼主 | 2018-9-26 13:55 | 显示全部楼层
licaijunzhuce 发表于 2018-9-26 10:36
晶振频率是多少M的?整个系统对时钟的上升下降沿要求高吗?

10MHz  精度是10ppb,稳定度是0.2ppb(-10~70℃),年老化率在30ppb,5V恒温晶振应该怎么兼容在电压3.3V上。

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| 2018-9-26 14:16 | 显示全部楼层
沿要求不高,电阻分压法即可:5V电平,经1.6k+3.3k电阻分压,就是3.3V。
沿要求高,需要用专用电平转换芯片。例如:74LVC245等,这个需要去选型。

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a2057469664 2018-9-27 08:48 回复TA
好的·谢谢 
| 2018-9-28 21:28 | 显示全部楼层
最好是换3.3V的型号       长期使用需求    建议各网络之间要匹配

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 楼主 | 2018-9-29 08:58 | 显示全部楼层
zhangmangui 发表于 2018-9-28 21:28
最好是换3.3V的型号       长期使用需求    建议各网络之间要匹配

恩·现在是考虑换成3.3V的。感谢

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