关于verilog forever语句的疑惑
最近在testbeach中写了一段波形产生的程序，但是编译后出现错误.发现对forever语句的用法不是很明白，不清楚为什么#START_DELAY后面的end一定要放在#LOW_DELAY的后面，因为只有这样编译才正确。我把end放在#START_DELAY的后面就 出错。我想问下难道forever 语句一定要用在initial或者是always语句中吗？好像书上也没有这方面的要求啊。
谢谢各位大家的解答。。。。。。。
module testbeach_exap(clk_d);
output reg clk_d;
parameter START_DELAY=5,LOW_TIME=3,HIGH_TIME=2;
initial
begin
clk_d=0;
#START_DELAY;
end
forever
begin
clk_d=1;
#HIGH_TIME;
clk_d=0;
#LOW_TIME;
end
endmodule forever与always不同，必须写在inital里。 学习了
明白。。。。。。 你要分清楚哪些是测试用的，哪些是能综合的设计的。 你要明白begin......end 是构成块语句是成对出现的。你可以简单的理解了C语言里的{}类似。如果你在C语言里乱打{}，你想一想你要的结果是不是一样的了，还不是要出错。在这里一个道理的。如果不明白，加我的QQ132 159 1335
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