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[AT32F407] AT32F407VGT7 用外部晶振25MHz时串口乱码

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 楼主| dongly 发表于 2022-5-4 22:15 | 显示全部楼层 |阅读模式
AT32F407VGT7, 串口, 乱码, hz
本帖最后由 dongly 于 2022-5-4 22:17 编辑

  • 状况: AT32F407VGT7 用外部晶振25MHz时串口输出乱码
  • 硬件: 晶振为25MHz无源晶振
  • 标准库:V2.0.9
  • 时钟配置: New Clock Configuration V2.00.06
  • 例程: AT32F403A_407_Firmware_Library_V2.0.9\project\at_start_f407\examples\usart\printf
  • 编译器信息
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    1. 

    2. IDE-Version:
      

    3. μVision V5.30.0.0
      

    4. Copyright (C) 2020 ARM Ltd and ARM Germany GmbH. All rights reserved.
      


    5. 

    6. Tool Version Numbers:
      

    7. Toolchain:        MDK-ARM Plus  Version: 5.30.0.0
      

    8. Toolchain Path:    e:\Keil_v5\ARM\ARMCC\Bin
      

    9. C Compiler:         Armcc.exe        V5.06 update 6 (build 750)
      

    10. Assembler:          Armasm.exe        V5.06 update 6 (build 750)
      

    11. Linker/Locator:     ArmLink.exe        V5.06 update 6 (build 750)
      

    12. Library Manager:    ArmAr.exe        V5.06 update 6 (build 750)
      

    13. Hex Converter:      FromElf.exe        V5.06 update 6 (build 750)
      

    14. CPU DLL:               SARMCM3.DLL          V5.30.0.0
      

    15. Dialog DLL:         TCM.DLL              V1.42.0.0
      

    16. Target DLL:             Segger\JL2CM3.dll      V2.99.38.0
      

    17. Dialog DLL:         TCM.DLL              V1.42.0.0
      


    18.


  • 使用内部时钟HICK时,生成新的system_clock_config()替换原来的system_clock_config(),串口打印正常
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    1. 

    2. /**
      

    3.   * [url=home.php?mod=space&uid=247401]@brief[/url]  system clock config program
      

    4.   * [url=home.php?mod=space&uid=536309]@NOTE[/url]   the system clock is configured as follow:
      

    5.   *         - system clock        = hick / 12 * pll_mult
      

    6.   *         - system clock source = pll (hick)
      

    7.   *         - sclk                = 240000000
      

    8.   *         - ahbdiv              = 1
      

    9.   *         - ahbclk              = 240000000
      

    10.   *         - apb1div             = 2
      

    11.   *         - apb1clk             = 120000000
      

    12.   *         - apb2div             = 2
      

    13.   *         - apb2clk             = 120000000
      

    14.   *         - pll_mult            = 60
      

    15.   *         - pll_range           = GT72MHZ (greater than 72 mhz)
      

    16.   * @param  none
      

    17.   * @retval none
      

    18.   */
      

    19. void system_clock_config(void)
      

    20. {
      

    21.   /* reset crm */
      

    22.   crm_reset();
      


    23. 

    24.   /* enable hick */
      

    25.   crm_clock_source_enable(CRM_CLOCK_SOURCE_HICK, TRUE);
      


    26. 

    27.    /* wait till hick is ready */
      

    28.   while(crm_flag_get(CRM_HICK_STABLE_FLAG) != SET)
      

    29.   {
      

    30.   }
      


    31. 

    32.   /* config pll clock resource */
      

    33.   crm_pll_config(CRM_PLL_SOURCE_HICK, CRM_PLL_MULT_60, CRM_PLL_OUTPUT_RANGE_GT72MHZ);
      


    34. 

    35.   /* enable pll */
      

    36.   crm_clock_source_enable(CRM_CLOCK_SOURCE_PLL, TRUE);
      


    37. 

    38.   /* wait till pll is ready */
      

    39.   while(crm_flag_get(CRM_PLL_STABLE_FLAG) != SET)
      

    40.   {
      

    41.   }
      


    42. 

    43.   /* config ahbclk */
      

    44.   crm_ahb_div_set(CRM_AHB_DIV_1);
      


    45. 

    46.   /* config apb2clk */
      

    47.   crm_apb2_div_set(CRM_APB2_DIV_2);
      


    48. 

    49.   /* config apb1clk */
      

    50.   crm_apb1_div_set(CRM_APB1_DIV_2);
      


    51. 

    52.   /* enable auto step mode */
      

    53.   crm_auto_step_mode_enable(TRUE);
      


    54. 

    55.   /* select pll as system clock source */
      

    56.   crm_sysclk_switch(CRM_SCLK_PLL);
      


    57. 

    58.   /* wait till pll is used as system clock source */
      

    59.   while(crm_sysclk_switch_status_get() != CRM_SCLK_PLL)
      

    60.   {
      

    61.   }
      


    62. 

    63.   /* disable auto step mode */
      

    64.   crm_auto_step_mode_enable(FALSE);
      


    65. 

    66.   /* update system_core_clock global variable */
      

    67.   system_core_clock_update();
      

    68. }

  • 在PA8输出sclk的64分频(理论值3.750MHz)为3.760MHz
  • 使用外部晶振时,生成新的system_clock_config(),串口打死乱码(用分析仪查看了一下,貌似波特率不对)
    复制

    1. 

    2. /**
      

    3.   * [url=home.php?mod=space&uid=247401]@brief[/url]  system clock config program
      

    4.   * [url=home.php?mod=space&uid=536309]@NOTE[/url]   the system clock is configured as follow:
      

    5.   *         - system clock        = hext / 5 * pll_mult
      

    6.   *         - system clock source = pll (hext)
      

    7.   *         - hext                = 25000000
      

    8.   *         - sclk                = 240000000
      

    9.   *         - ahbdiv              = 1
      

    10.   *         - ahbclk              = 240000000
      

    11.   *         - apb1div             = 2
      

    12.   *         - apb1clk             = 120000000
      

    13.   *         - apb2div             = 2
      

    14.   *         - apb2clk             = 120000000
      

    15.   *         - pll_mult            = 48
      

    16.   *         - pll_range           = GT72MHZ (greater than 72 mhz)
      

    17.   * @param  none
      

    18.   * @retval none
      

    19.   */
      

    20. void system_clock_config(void)
      

    21. {
      

    22.   /* reset crm */
      

    23.   crm_reset();
      


    24. 

    25.   /* enable hext */
      

    26.   crm_clock_source_enable(CRM_CLOCK_SOURCE_HEXT, TRUE);
      


    27. 

    28.    /* wait till hext is ready */
      

    29.   while(crm_hext_stable_wait() == ERROR)
      

    30.   {
      

    31.   }
      


    32. 

    33.   /* config pll clock resource */
      

    34.   crm_pll_config(CRM_PLL_SOURCE_HEXT_DIV, CRM_PLL_MULT_48, CRM_PLL_OUTPUT_RANGE_GT72MHZ);
      


    35. 

    36.   /* config hext division */
      

    37.   crm_hext_clock_div_set(CRM_HEXT_DIV_5);
      


    38. 

    39.   /* enable pll */
      

    40.   crm_clock_source_enable(CRM_CLOCK_SOURCE_PLL, TRUE);
      


    41. 

    42.   /* wait till pll is ready */
      

    43.   while(crm_flag_get(CRM_PLL_STABLE_FLAG) != SET)
      

    44.   {
      

    45.   }
      


    46. 

    47.   /* config ahbclk */
      

    48.   crm_ahb_div_set(CRM_AHB_DIV_1);
      


    49. 

    50.   /* config apb2clk */
      

    51.   crm_apb2_div_set(CRM_APB2_DIV_2);
      


    52. 

    53.   /* config apb1clk */
      

    54.   crm_apb1_div_set(CRM_APB1_DIV_2);
      


    55. 

    56.   /* enable auto step mode */
      

    57.   crm_auto_step_mode_enable(TRUE);
      


    58. 

    59.   /* select pll as system clock source */
      

    60.   crm_sysclk_switch(CRM_SCLK_PLL);
      


    61. 

    62.   /* wait till pll is used as system clock source */
      

    63.   while(crm_sysclk_switch_status_get() != CRM_SCLK_PLL)
      

    64.   {
      

    65.   }
      


    66. 

    67.   /* disable auto step mode */
      

    68.   crm_auto_step_mode_enable(FALSE);
      


    69. 

    70.   /* update system_core_clock global variable */
      

    71.   system_core_clock_update();
      

    72. }
    微信截图_20220504220352.png
  • 在PA8输出sclk的64分频(理论值3.750MHz)为3.751MHz,说明时钟是正常的

请问各位大能,这个问题出哪里?

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相关帖子
骑着蜗牛狂奔O 发表于 2022-5-5 10:16 | 显示全部楼层
我这边按着你的配置是没有问题的， 你注意，时钟配置工具共生成的文件clock.c clock.h conf.h 都要替换，你是不是没有替换完
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sparrow054 发表于 2022-5-5 10:24 | 显示全部楼层
是不是你时钟没配置好，导致串口波特率并不是是想要的
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 楼主| dongly 发表于 2022-5-5 10:27 | 显示全部楼层
骑着蜗牛狂奔O 发表于 2022-5-5 10:16
我这边按着你的配置是没有问题的， 你注意，时钟配置工具共生成的文件clock.c clock.h conf.h 都要替换，你 ...

好了,是conf.h未替换,谢谢!
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hudi008 发表于 2022-5-16 10:38 | 显示全部楼层
乱码就是波特率的问题。   
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vivilyly 发表于 2022-5-16 11:02 | 显示全部楼层
AT32F407VGT7 串口没有问题的。  
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ingramward 发表于 2022-5-16 11:48 | 显示全部楼层
你的时钟是怎么配置的呢  
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uiint 发表于 2022-5-16 12:14 | 显示全部楼层
是传输的速度太快了吗  
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muyichuan2012 发表于 2022-5-16 12:14 来自手机 | 显示全部楼层
  地板 楼层已回复可以了。conf.h没更新导致。
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selongli 发表于 2022-5-16 13:06 | 显示全部楼层
25MHz不好配置波特率吧   
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muyichuan2012 发表于 2022-5-16 13:12 | 显示全部楼层
本帖最后由 muyichuan2012 于 2022-5-16 14:06 编辑

用雅特力时钟配置工具，25MHz等各种晶振都是很好配置的。
USART波特率的话，由于25MHz配置的主频也是240MHz，因此USART的配置是没有区别的。
该楼主的问题是没有更新conf.h 里外部晶振的宏大小。现在已ok.
21626281de060d8cc.png



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earlmax 发表于 2022-5-16 13:58 | 显示全部楼层
外部晶振25MHz？  
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