VHDL语言简单的教程

VHDL——（Very high speed intergated circuit- Hardware Description Language）最初诞生于由美
国国防部所支持的研究计划，目的是为了把电子电路的设计意义以文字或文件的方式保存下来。现已成为
国际标准硬件描述语言。93年为IEEEll64标准，96年后改为IEEEl076．3标准，现为IEEE 1364-1995 标准。
ABEL-HDL——美国DATA I/O公司开发的逻辑设计语言，能支持布尔代数、算法状态机（流程图结构）和真值表；
Verilog-HDL——原是美国Gateway Design Automation公司于20世纪80年代开发的逻辑模拟器Verilog-XL所使用的硬件描述语言。
    一般来说， ABEL-HDL适合于简单数字系统设计， Verilog-HDL比较适合于系统级(System)、算法级
(Algorithem)、寄存器传输级(RTL)、门级(Date)和开关级(Switch)的设计。而对于特别复杂(几百万门级以
上)的系统级设计，则采用VHDL更合适。

与其他的硬件描述语言相比，VHDL具有更强的行为描述能力；
VHDL丰富的仿真语句和库函数，使得在设计的早期就能查验设计系统的功能可行性，借助于相关仿真器随时
可对设计进行仿真模拟；
对于用VHDL完成的一个确定的设计，一般都可进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级
网表；
VHDL语言支持电路描述由高层向低层的综合变换，便于文档管理，且易于理解和设计的再利用；
VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，来实现最终的目标器件设计。

综合实际上就是一个从高层次到低层次、从行为域到结构域的设计转换的编译过程，其中还包括必要的优化。
一般而VHDL完成的一个确定的设计，都具有进行逻辑综合特性。

综合实际上就是一个从高层次到低层次、从行为域到结构域的设计转换的编译过程，其中还包括必要的优化。
一般而VHDL完成的一个确定的设计，都具有进行逻辑综合特性。

过来了解下

挺猴版

赞猴版

:lol

V5~

赞猴版
tikelu 发表于 2011-12-8 16:12

我还没写完呢。

猴版加油

继续期待

11# ertu 嘿嘿～～

继续期待
ertu 发表于 2011-12-9 13:17

加油～

逻辑综合(logic synthesis)
逻辑综合是根据芯片制造商提供的基本电路单元库，将硬件描述语言描述的RTL级电路转换为电路网表的过程。
这个过程一般分为两步：
编译：RTL描述的通用转换，也就是说与工艺不相关并且尚未优化的电路；
优化：将通用的网络使用面向对象的工艺进行门级映射。结果必须符合器件面积和速度的需要。

一个可逻辑综合的VHDL代码示例   （异步复位D触发器）

VHDL的设计流程
第一层次是行为描述。一般来说，在行为描述阶段，并不真正考虑其实际的操作和算法用何种方法来实
现，而是考虑系统的结构及其工作的过程是否能到达系统设计的要求。
第二层次是RTL方式描述。这一层次称为寄存器传输描述,系统采用RTL方式描述，才能导出系统的逻辑
表达式，才能进行逻辑综合。
第三层次才是逻辑综合。即利用逻辑综合工具，将RTL方式描述的程序转换成用基本逻辑元件表示的文
件（门级网络表）。

VHDL语句结构
VHDL语言描述的对象称为“实体(ENTITY)”，一个复杂的系统可抽象成一个实体。一个实体既可以代表
CPU那样的复杂电路，也可以代表一块电路板、一个芯片、一个子模块或一个门电路。
一个基本设计实体由实体说明(Entity Declaration)和结构体(Architecture Body)两部分构成。如果
把“实体(ENTITY)”看作为一个黑盒子，那么实体说明(Entity Declaration)只能说明黑盒子的输入和输
出，而黑盒子中的内容则由结构体(Architecture Body)描述。

猴版真是了不起呢

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