DDR2 控制器初始化失败，calib_done一直为低

登录 · 发表于 2012-8-31 14:33

本帖最后由 weiwenty 于 2012-8-31 14:38 编辑

FPGA使用的是spartan 6 的XC6SLX100，DDR2使用的是micron的MT47H64M16HR-25E IT,ISE 13.2 生成两个MCB分别控制两片DDR2，使用EXAMPLE DESIGN 下的测试文件测试，仿真calib_done能正常置高，但烧到板子上calib_done输出不正常一直为低。因为FPGA的输入时钟是50Mhz，而给EXAMPLE_TOP的时钟是200M，所以50M时钟经过1个DCM倍频后给测试文件，复位参数才成低电平复位，其他参数没改动。硬件测试，DDR能正常输出200Mhz时钟，其他控制信号一直为高，一直处在无指令状态。上电瞬间，用示波器可以捕捉到700多ns的为高的ODT信号，ODT为高时对应的DQS也是有输出的，为200M，与仿真一致。硬件电路是参照xilinx的601开发板画的，对过了没发现问题。不知道哪出问题，请大家帮帮忙看看，给点意见。下面是一些仿真图和修改的地方，UCF的地方修改了时钟和复位信号的管脚的位置

发表于 2012-8-31 17:01

:(有难度。。。哎

发表于 2012-8-31 17:47

转成高复位试一试。

发表于 2012-8-31 17:50

听猴哥的试一试

发表于 2012-8-31 17:59

发表于 2012-8-31 18:00

发表于 2012-8-31 18:04

发表于 2012-9-1 10:20

3# GoldSunMonkey 为什么呢？复位芯片是低电平复位，而且我手动复位的时候，MCB给DDR2的时钟就没有，复位信号正常时钟就有输出，说明复位应该是正常工作的。

发表于 2012-9-1 14:49

想玩DDR2的路过

发表于 2012-9-1 17:11

我是怕有问题。

发表于 2012-9-1 17:14

什么版本的MIG?

发表于 2012-9-1 17:14

3.5么？

发表于 2012-9-2 00:35

3.8的，3.5也试过

发表于 2012-9-2 00:42

猴哥，初始化不成功一般是什么原因

发表于 2012-9-2 14:17

不好说啊。有千万种原因。

登录 · 发表于 2012-9-2 14:22

用这个代码试一试。

发表于 2012-9-3 13:46

看看。

发表于 2012-9-3 17:34

复位信号怎么产生的？和时钟什么关系？

发表于 2012-9-3 21:37

18# qingniao929

发表于 2012-9-3 21:37

复位信号外部给，异步和时钟没关系

DDR2 控制器初始化失败，calib_done一直为低

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