延时

用vhdL怎么写延时函数啊

用时钟节拍控制

input clk;
reg led;
reg[39:0] cnt;
always @(posedge clk)
begin
        cnt<=cnt+1;
        if(cnt=='h1ffffff)
        begin
        cnt<=0;
        led<=~led;
       
        end
end

谁来一个VHDL版本?

时钟计数不就ok了吗

process(sysclk)
  begin
     if(sysclk'event and sysclk='1')then
          if(cnt=xxxx)then
              cnt<=(others=>'0');
              signal  <=xx;
          else
              cnt <= cnt++;
           end if;
end process;