FPGA IO口限流电阻的使用问题

只看该作者 · 2009-7-25 17:36

最近在做一个数字万用仪，打算用型号为xc2s100 的FPGA ＋型号为GM72V6616的RAM ＋ADS805 ＋ad9852构成此系统，内部设计都已经做好了，现在弱弱的问一下，FPGA IO口与GM72V6616接口的限流电阻该不该加？！
因为我曾经点过一块12864的液晶，就是因为没有加限流电阻把FPGA给烧了……差点被赶出实验室了……请大虾详细的给小弟补补FPGA IO使用的课吧！xilinx的datasheet全是鸟文的，我看了好久都没找到关于IO口电流的说明，郁闷啊！还有那片ram的数据手册也没有提及输出电流的文字，所以现在做不下去了啊！再烧芯片我就完了
问题补充：再问一下FPGA与AD9852的接口要不要加限流电阻？要加多大？

只看该作者 · 2009-7-25 21:21

正弦波线性调相（PM）信号的表达式为

式中 ωc为载波角频率；
      βPM为调制指数；
      ωm为调制信号角频率。
    它的抽样式可表示如下：

式中 T为抽样时钟周期；
      n为整数；
     βPM为调制度；

  由上式可见，首先把正弦侧音信号的抽样值通过调制度控制后直接去改变载波抽样信号的相位，再通过查找表把相位信息转换成幅度信息，最后通过一个DAC变换就可输出正弦波线性调相信号，但须满足载波信号与侧音信号信号的抽样时钟保持严格一致，输出才是一个准确的线性调相信号。
  在用数字方法具体实现线性调相时，有内调制和外调制2种实现方式。内调制时，用调制信号改变载波频率中心频率控制字（Δφ）的值，在控制时序的作用下每一个载波抽样周期频率控制字只改变一次，然后频率控制字又改变为中心频率对应的控制字，内调制实现原理如图1所示。外调制时，用调制信号通过加法器直接改变载波抽样信号的相位，外调制原理如图2所示。

只看该作者 · 2009-7-25 21:22

本文主要介绍多正弦侧音的线性调相。有N个正弦侧音的线性调相（PM）信号和抽样表达式如下：

式中各符号的含义与单侧音时相同。由式可见，要完成多路侧音信号的线性调相，只需把多路侧音信号分别产生，进行调制度控制后，通过相加再去改变载波信号的相位。
  在本方案中，中频频率为70 MHz，2路正弦侧音信号，具体实现时采用DDSAD9852来产生载波相位、调相、查找表和进行DA变换，采用FPGA产生正弦侧音信号的相位、正弦查找表、调制度控制以及AD9852控制时序等功能。
三、实现方法
1．AD9852组成及调相原理
  AD9852是由AD公司生产的高性能DDS芯片，主要由DDS核、寄存器、DAC、比较器、I／O接口等电路组成。它的内部工作频率最高可达300 MHz，最高输出频率达150 MHz，能够实现多种调制，如FM、AM、PM、FSK、PSK、ASK等，同时内部还有一个420倍的可编程时钟倍频锁相电路，可以用较低的参考频率产生出较高的输出频率，同时它的控制接口也很灵活，有并行和串行方式可供选择，并行接口最高速率可达100 MHz。
  由于AD9852内部时钟频率较高，又受到AD9852接口速率的限制，采用内调制时AD9852的时序不易控制。因此本方案采用外调制的办法，具体实现方法为：在一定的时序的控制下，把FPGA产生的侧音抽样信号通过AD9852的并行总线接口直接写入14 bit相位偏移寄存器，在内部时钟的作用下，同步改变载波的相位。
    （1）载波信号的产生
  载波信号采用DDS原理用AD9852产生，DDS的原理框图如图3所示。

只看该作者 · 2009-7-25 21:22

   频率控制字ΔФ、系统时钟Fclk、相位累加器位数N、输出频率Fout满足如下关系：

由于DDS的采样特性以及DAC的非线性，DDS系统的输出中含有假信号干扰和杂散，这也是DDS应用的一个缺点，但是只要合理地选择DDS原理中的几个参数，可以减小假信号干扰和杂散，使其分布合理，便于通过滤波器滤出干扰信号。因为AD9852的N＝48、Fout＝70 MHz固定不变，而ΔФ与系统时钟Fclk相关，因此实际就是对系统时钟Fclk的合理选择，下面就重点讨论Fclk的选择原则。
    1）混叠干扰
  由于DDS是一个采样系统，因此满足奈奎斯特采样定理Fout≤0．5Fclk，且在nFclk±Fout（n为整数）处有干扰频率存在，干扰频率离中心频率越远，干扰频率的幅度就越小，便于滤波器滤除。在实际应用中输出频率一般不应超过时钟频率的40％，因此本方案选用280 MHz的参考时钟来产生70 MHz的载波信号，奈奎斯特带宽为0～140 MHz。
  混叠频率分量为：210 MHz，350 MHz，490 MHz，630 MHz…
  在奈奎斯特带宽以内没有混叠信号存在，离有用信号70 MHz也较远，通过一个低通滤波器可以滤出奈奎斯特带宽以外的混叠信号。
    2）输出杂散
  影响DDS输出杂散主要有2个因素：累加器的进位误差和相位截断误差。
  相位累加器进位误差是由于累加器溢出时存在剩余量，累加器溢出时不能回到初始状态，当ΔФ＝2L（L＝0，1…N－1）时，没有进位误差。由于相位累加器只有一部分送入查找表，因此可能存在相位截断误差，当

  （GCD（X，Y）表示X与Y的最大公约数）时，没有相位截断误差，否则会在输出信号中产生杂散。
  基于上述原因，当参考时钟为280 MHz、输出频率为70 MHz时，AD9852相位累加器位数N＝48，频率控制字查找表位数L＝17，满足公式：

同时也满足公式ΔФ＝2L，因此理论上不存在累加器进位和相位截断误差。
  综上所述，当输出载波频率为70 MHz时，选用280 MHz的参考时钟，能够达到很好的效果：混叠干扰较小，没有进位和截断误差，输出频谱稳定。280MHz的参考时钟通过AD9852的时钟倍频锁相电路对外部参考时钟倍频来完成。
2．FPGA电路的实现
    （1）侧音信号的产生
  侧音信号用FPGA采用DDS原理来产生，由一个频率控制字、相位累加器、查找表等组成，为避免侧音信号相位的抖动，在设计时需要认真对参考时钟，相位增量（频率控制字），以及累加器和ROM的位数进行选取，选用没有进位和截断误差的参数，并尽可能增大Fclk／Fout的值。在用FPGA实现时，还需考虑实现的难易以及占用资源的大小等方面综合考虑，使设计尽量简单。如果在某些频点上不易满足上述要求，会引起输出相位的抖动。在本方案中侧音信号相位累加器N＝32，参考频率Fclk＝20 MHz，频率控制字由相应的侧音频率决定。
  （2）调制度的控制
  调制度控制采用乘法器与寄存器来实现，寄存器存放调制度控制数据，根据调制度需要控制的精度、范围和整个系统工作速率综合考虑乘法器和寄存器的位数，在本方案中调制度控制精度为0．01rad，范围为0～1．5 rad，因此采用了一个8 bit的寄存器，共有256个控制点，完全满足控制需求。实现时把调制信号与寄存器的值直接相乘，进行校正后把数据送给AD9852调相。如果有多路侧音信号存在，先分别进行调制度控制后再通过数字加法器相加把数据送给AD9852调相。进行调制度控制（两路侧音）的原理框图如图4所示。

只看该作者 · 2009-7-25 21:23

    （3）AD9852控制时序
    时序设计在整个设计过程中起着非常关键的作用，为满足实时调相的要求，这里采用并行接口对AD9852进行控制，它的最高速率可达100 MHz。由于受AD9852接口最高速率的限制，因此侧音信号的采样速率比载波采样速率低，此时调制在载波上的不是一个严格意义上的正弦波，而是一个台阶逼近的正弦波，所以会引入一些谐波分量，但是只要速率相差控制在一定的范围内，谐波分量比较小并可以控制在需要的范围内，产生需要的线性调相信号。因为载波采样速率与侧音信号的采样速率不相等，因此可能会出现相位关系的不确定性，为了解决这一问题，必须使采样时钟相关，载波数据与写入AD9852的调制数据严格在同一时钟沿变换，即满足载波抽样频率是AD9852更新时钟频率的整数倍。
四、试验结果
  在试验中，通过本方案实现了两路正弦侧音信号在AD9852上直接输出70 MHz的中频线性调相信号，实测频谱如图5所示。实测结果表明：已调信号频谱、调制度、交调均与理论基本一致，实现了调制度的精确控制，完全满足技术指标要求，在实际应用中有一定的参考价值。

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