干活干郁闷了，晒PCB

只看该作者 · 2011-6-10 16:49

DDR2的等长你上面说600MH，30MIL没关系，怎么算出来的？

只看该作者 · 2011-6-10 18:27

好厉害啊~

只看该作者 · 2011-6-11 14:24

DDR2的等长你上面说600MH，30MIL没关系，怎么算出来的？
dafeilang 发表于 2011-6-10 16:49

这个算起来相对比较复杂。要根据时钟的频率，信号传输速度，以及芯片本身的设计等等各方面的因素决定的。
原理看下面的图吧。数据在时钟的上升沿和下降沿被锁定，如图上A点（上升沿）。最佳的数据变换点是在时钟低电平的中点B，理想情况下，64bits或者32bits的数据在B点同时发生变化，但显然是不太可能的。因为每bit数据传输通道的差异，数据会在t1的范围内发生变化，也就是说从D点开始变化，到C点变化完成。那么如果t2满足时钟的setup time的要求，数据就不会出错。
实际的B点会因为芯片设计本身，PCB走线等整体的因素发生变化，但很多芯片里，可以有对B点进行调整的功能。那么我们需要特别关注的就是t1的大小，显然，我们希望t1越小越好。而我们来保证t1最小的方法就是走线长度尽量保持一致。我们可以根据30mil走线所需要的时间来粗略评估这个时间是不是灰导致系统出问题。

只看该作者 · 2011-6-13 16:34

有没有具体的数值可作比较，操作，
因为我只大概知道一些概念，PCB信号速度6000mil/1ns，分布电容使上升时间变长，波形有效区变小，
t1等于一个时钟减去两倍数据setup加hold的时间，T1=CLK-2(Ts+Th)

只看该作者 · 2011-6-13 22:45

量化的数值很难讲，我也是完全靠经验来的，没有做过比较详细的仿真。主要依照我做的一些板子在应用时候的情况，以及芯片demo板的情况等等。

只看该作者 · 2011-6-14 14:28

30小时，确实很牛。

只看该作者 · 2011-6-14 19:01

真的不一般啊！佩服楼主！

只看该作者 · 2011-6-18 21:47

楼主是个高人，顶一下，希望可以认识你！！

只看该作者 · 2011-6-20 21:46

强人啊

只看该作者 · 2011-8-4 09:55

膜拜

只看该作者 · 2011-8-4 11:17

委托方要做4层板，球之间要走两根线才能扇出来。
生产厂家工艺水平还不错，板子的良率还是挺高的。
viatuzi 发表于 2010-11-12 10:53

这种板子报废率是很高的，至于良率。。。交到客户手里的板当然是好板，因为坏板都已经咔嚓掉了。

只看该作者 · 2011-8-4 14:49

牛人！

只看该作者 · 2011-8-4 16:37

做EMC测试如何？

只看该作者 · 2011-8-4 21:29

画的板子太漂亮了。赞，

只看该作者 · 2011-8-5 00:00

楼主真是软硬双修了（软件估计肯定也很牛），看过你介绍用AD的from-to类功能做做T型网络等长的帖子，手上正好有一个PCB也是需要4颗ddr2需要等长处理，但是时钟差分对的from-to 线长都显示0mil 网上的资料又都是要求地址和控制信号线都需要依据时钟差分对来做等长处理，望指教。

只看该作者 · 2011-8-5 00:01

只看该作者 · 2011-8-5 00:03

只看该作者 · 2011-8-5 00:16

上面是一款MID的PCB 只有主控IC和 DDR部分由于公司原来的产品都比较简单，没有DDR2的实际经验，所以还有几个问题请教一下楼主和群里的其他大侠：
1、数据和地址线相差最大有2000MIL左右，会不会有问题？
2、原厂方面说DDR2实际工作在400M左右，数据和时钟在多少范围内等长比较合适。（楼主说667的DDR2都不用等长，有些不能理解）
3 DQS和时钟差分对都没有做包地的处理（原来做USB3.0 HOST发现不包地效果更好）但是由于PCB尺寸限制，上面的时钟差分对（底层最下面相邻的2条）不能保证相邻层的连续，不知有没有问题？楼主说的镂空能解析一下吗？