干活干郁闷了，晒PCB

登录 · 发表于 2011-1-19 22:10

还是最近的一块儿板子，不过由于BGA是0.8mm的间距，两个焊盘之间只能走一根线，所以采用6层板，1，3,4,6层布线，2地，5电源。板子的外形及接插件位置是客户已经确定的，整体上看，板子面积比较大，但核心的部分比较集中，板子上电源比较多且凌乱，用了近10片DC/DC。
DDRII SDRAM，667MHz，采用等长布线。（其实在667MHz上，布线上稍微注意一下就可以了，没有太大必要等长）

登录 · 发表于 2011-1-19 22:11

inn2 & bottom

登录 · 发表于 2011-1-19 22:13

DDRII data等长布线，没有刻意按照最长的走线来等长，所以多出来两个比其他走线长将近30mil的，对于667MHz的频率来讲，这点差异基本上没有任何的影响。

发表于 2011-1-19 23:29

LZ专们接活的吗？有没有报价表呢，给我发一个我看看，有个ARM9的板子不想自己画（不是专业人员）。6层到时层，板子大小大概是55*70（mm）左右。

发表于 2011-1-20 07:05

兼职画些板子，有时候也帮出原理图。
可以qq联系： 66279310
24# re张风

发表于 2011-1-22 13:02

学习了

发表于 2011-1-23 14:13

楼主用什么工具画的？

发表于 2011-1-23 14:17

楼主的图是用protel画的。

发表于 2011-1-23 16:22

汗颜啊:L

发表于 2011-1-23 16:50

等长线怎么做的？

发表于 2011-1-23 22:13

我看了有个问题：
前面的板子为什么底层和顶层还全铺地呢？貌似破坏地信号的完整性啊，高速信号的特征阻抗不好保证啊？

发表于 2011-1-24 00:14

关于4层板top，buttom层覆铜的问题，众说纷纭，我是倾向于不覆铜的。但我也没办法从理论上解释清楚，没有定性和定量的研究。
覆铜是客户要求的，覆铜应该可以改善EMC和EMI。对于高速信号的特征阻抗，在覆铜的时候实际上是有处理的，在高速信号的周围是不覆铜的，设定有相应的挖空的区域。

发表于 2011-1-24 00:21

这些图都是用Altium Designer画出来的。由于他们之前都使用protel，积累了比较多的protel的资源，所以延续下来了。
实际上Altium Designer是可以胜任大部分的PCB设计的。用起来还算比较方便，所以简单一些的板子不用换其他的工具。
我也在用pads，但用的比较少，一些功能还摸不太清楚，用起来反倒是不如AD顺手。
之前曾经断断续续的学习过一年的allegro，也看过很多用allegro做出来的非常专业的板子。功能是非常强大，特别是关于ＰＣＢ布线约束，自动布线的算法等方面都非常先进。
但对于这样的相对简单的板子，不是说功能越强大，就越好。最合适的才是最好的。
27# jdylyn

发表于 2011-1-27 15:02

尺寸大，元件少，四层板。应该不能吧！

发表于 2011-1-30 09:57

DDR竟然不是等长设计，不知道板子跑起来后会如何！

发表于 2011-1-30 10:35

35# huishowhui
实际上，板子跑的很好，至少有5个基于该核心模块布线的板子都在大规模的量产。
DDR并不一定必须要做等长设计的。在用的MCU和DRAM芯片都已经确定，布线区域已经得到限制，对DDRII的SPEC有足够的理解的情况下，不刻意去追求DDRII的等长布线是最合理的选择，可以在保证性能的前提下，有效减小PCB的面积，降低成本。
实际上，对DDRII/DDRIII布线要求比较高的是计算机的主板。一者是走线区域比较大，不采用等长的模式，走线长度误差难于控制在一个小的范围内；二者就是运行频率比较高（现在可以到1600MHz),主板要去适应不同规格的内存条，由于内存条质量的差异会比较大，为了提高对不同内存条的适应能力，主板的布线就会要求尽可能的减少误差。所以一般的计算机主板都会做到等长布线。

发表于 2011-2-3 13:09

口水+羡慕……

高手啊

发表于 2011-2-12 09:53

很厉害。。。请问仁兄现在在哪工作呢？

发表于 2011-2-12 13:27

38# inhumane

现在做的工作是跟PCB设计没有太大关系的。做ASIC设计。

发表于 2011-2-12 16:40

不错，学习了！

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