1、Verilog语言的抽象级别：系统级、算法级、行为级、数据流级、门级、开关级。行为级+数据流级=RTL级
2、always过程块中被赋值的每一个信号都必须是reg类型
3.& 和 | 运算符可以是单目运算符也可以是双目运算符，单目时进行缩减运算。双目时进行按位与（或）运算。
4、还有一种特殊的常用运算符：{ }位拼接运算符，在使用时其中的信号必须注明位数，否则默认是该信号的全部位。
5、组合逻辑电路中if语句不可缺少else，case语句不可缺少default，否则会latch。时序电路缺少问题不大，但是不建议。
6、分清verilog中的可综合和不可综合语句，最好是掌握可综合语句对应的硬件原理图是啥样的
7、initial语句是不可综合的，一般只会出现在测试文件中，用来初始化各个变量。initial的初始化过程不需要任何仿真时间即不存在延迟，在0ns时间内即可完成存储器初始化工作。
8、源文件中input和inout端口必须是wire类型，output端口可以是wire或者reg（一般都为reg）；测试文件中例化后的端口中输入端口可以是wire或者reg，输出端口必须是wire，inout端口须加上三态门控制。
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