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[FPGA] FPGA的flash板卡程序擦除与固化

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 楼主| gaochy1126 发表于 2022-3-31 22:57 | 显示全部楼层 |阅读模式

1.擦除程序，程序擦除是可以用软件，但本文主要讨论用代码实现擦除。擦除已经固化好的程序需要对flash芯片（M25P94）的时序进行描述。时序原理如图所示：

    这里主要是对flash的前8个扇区进行擦除，为了产生擦除标志，所以多家了一个wait_3s的标识，8个扇区总共需要24秒。

2.固化原理描述，fpga是没有存储程序的空间的。所以需要flash芯片来存储程序，可以用ise软件固化，也可以用verilog代码固化。这里就需要阅读M25P64 flash芯片的手册，主要是对时序的控制。

3.通过uart协议发送固化程序，需要在ise软件中生成bin文件，然后通过matlab实现进制转化。最终发送到fpga芯片中。


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 楼主| gaochy1126 发表于 2022-3-31 22:57 | 显示全部楼层
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  1. /***************************
    

  2. spi协议控制flash扇区固化
    

  3. ****************************/
    

  4. module flash_ctrl_wr(
    

  5.                 
    

  6.                 input        wire                        sclk,
    

  7.                 input        wire                        rst_n,
    

  8.                 input        wire                        pi_flag,
    

  9.                 input        wire        [7:0]        data_in,
    

  10.                 
    

  11.                 output        reg                cs_n,
    

  12.                 output        reg                sck,
    

  13.                 output        reg                sdi
    

  14. );
    

  15.  
    

  16. reg        [9:0]        state;
    

  17. parameter        idle                =10'b0000_0000_01;
    

  18. parameter        WAIT1                =10'b0000_0000_10;
    

  19. parameter        WRITE                =10'b0000_0001_00;
    

  20. parameter        WAIT2                =10'b0000_0010_00;
    

  21. parameter        WAIT3                =10'b0000_0100_00;
    

  22. parameter        WAIT4                =10'b0000_1000_00;
    

  23. parameter        PP                        =10'b0001_0000_00;
    

  24. parameter        INIT_ADDR        =10'b0010_0000_00;
    

  25. parameter        DATA_IN                =10'b0100_0000_00;
    

  26. parameter        WAIT5                =10'b1000_0000_00;         
    

  27. reg        [4:0]        sclk_cnt;
    

  28. parameter        SCLK_CNT=31;
    

  29. reg        [1:0]        cnt_init_addr;
    

  30. reg        [1:0]        cnt4;
    

  31. reg        [2:0]        bit_cnt;
    

  32. reg                        add_addr_flag;
    

  33. reg        [23:0]        init_addr;
    

  34. parameter        INIT_ADDR_Location=6'h00_00_00;
    

  35. parameter        wr_en=8'h06;
    

  36. parameter        PP_en=8'h02;
    

  37.  
    

  38.  
    

  39. always@(posedge sclk or negedge rst_n)
    

  40.         if(!rst_n)
    

  41.                 add_addr_flag<=0;
    

  42.         else if(state==WAIT5&&sclk_cnt==SCLK_CNT)
    

  43.                 add_addr_flag<=1;
    

  44.         else add_addr_flag<=0;
    

  45. always@(posedge        sclk or negedge rst_n)        
    

  46.                 if(!rst_n)        
    

  47.                         init_addr<=INIT_ADDR_Location;
    

  48.                 else if(add_addr_flag==1)
    

  49.                         init_addr<=init_addr+24'h0000_01;         //字节自动加一，加到255后页自动加一
    

  50.                 //else init_addr<=24'd0;
    

  51.                                         
    

  52. always@(posedge        sclk or negedge        rst_n)
    

  53.                 if(!rst_n)
    

  54.                         cnt4<=2'd0;
    

  55.                 else if(cnt4==3)
    

  56.                         cnt4<=2'd0;
    

  57.                 else if(state==WRITE||state==PP||state==INIT_ADDR||state==DATA_IN)
    

  58.                          cnt4<=cnt4+1;
    

  59. always@(posedge        sclk or negedge        rst_n)
    

  60.                 if(!rst_n)
    

  61.                         bit_cnt<=3'd0;
    

  62.                 else if(bit_cnt==7&&cnt4==3)
    

  63.                         bit_cnt<=3'd0;
    

  64.                 else if(cnt4==3)
    

  65.                                 bit_cnt<=bit_cnt+1;
    

  66.                                 
    

  67. always@(posedge        sclk or negedge rst_n)
    

  68.                 if(!rst_n)
    

  69.                         cs_n<=1;
    

  70.                 else if(pi_flag==1)
    

  71.                         cs_n<=0;
    

  72.                 else if(state==WAIT2&&sclk_cnt==SCLK_CNT)
    

  73.                         cs_n<=1;
    

  74.                 else if(state==WAIT3&&sclk_cnt==SCLK_CNT)
    

  75.                         cs_n<=0;
    

  76.                 else if(sclk_cnt==SCLK_CNT&&state==WAIT5)
    

  77.                         cs_n<=1;                
    

  78. always@(posedge        sclk or negedge rst_n)
    

  79.                 if(!rst_n)        
    

  80.                         sclk_cnt<=5'd0;
    

  81.                 else if        (sclk_cnt==SCLK_CNT&&state==WAIT5)
    

  82.                         sclk_cnt<=5'd0;
    

  83.                 else if(sclk_cnt==SCLK_CNT)        
    

  84.                         sclk_cnt<=5'd0;
    

  85.                 else if(cs_n==0)
    

  86.                         sclk_cnt<=sclk_cnt+1;
    

  87.                 else if(state==WAIT3)
    

  88.                         sclk_cnt<=sclk_cnt+1;
    

  89. always@(posedge        sclk or negedge rst_n)
    

  90.                 if(!rst_n)
    

  91.                 cnt_init_addr<=2'd0;
    

  92.                 else if(cnt_init_addr==2'd2&&sclk_cnt==SCLK_CNT)
    

  93.                         cnt_init_addr<=2'd0;
    

  94.                 else if(sclk_cnt==SCLK_CNT&&state==INIT_ADDR)
    

  95.                         cnt_init_addr<=cnt_init_addr+1;
    

  96.                         
    

  97. always@(posedge        sclk or negedge rst_n)
    

  98.                 if(!rst_n)
    

  99.                         state<=idle;
    

  100.                 else case(state)
    

  101.                                 idle:                if(pi_flag==1)
    

  102.                                                                 state<=WAIT1;
    

  103.                                                         else        state<=idle;
    

  104.                                 WAIT1:                if(sclk_cnt==SCLK_CNT)
    

  105.                                                                 state<=WRITE;
    

  106.                                                         else        state<=WAIT1;
    

  107.                                 WRITE:                if(sclk_cnt==SCLK_CNT)
    

  108.                                                                 state<=WAIT2;
    

  109.                                                         else state<=WRITE;
    

  110.                                 WAIT2:                if(sclk_cnt==SCLK_CNT)
    

  111.                                                                 state<=WAIT3;
    

  112.                                                         else         state<=WAIT2;
    

  113.                                 WAIT3:                if(sclk_cnt==SCLK_CNT)
    

  114.                                                                 state<=WAIT4;
    

  115.                                                         else        state<=WAIT3;
    

  116.                                 WAIT4:                if(sclk_cnt==SCLK_CNT)
    

  117.                                                                 state<=PP;
    

  118.                                 PP:                        if(sclk_cnt==SCLK_CNT)
    

  119.                                                                 state<=INIT_ADDR;
    

  120.                                                         else state<=PP;
    

  121.                                 INIT_ADDR:        if(cnt_init_addr==2'd2&&sclk_cnt==SCLK_CNT)
    

  122.                                                                 state<=DATA_IN;
    

  123.                                                                 else state<=INIT_ADDR;
    

  124.                                 DATA_IN:        if(sclk_cnt==SCLK_CNT)
    

  125.                                                                 state<=WAIT5;
    

  126.                                                         else        state<=DATA_IN;
    

  127.                                 WAIT5:                if(sclk_cnt==SCLK_CNT)
    

  128.                                                                         state<=idle;
    

  129.                                                         else state<=WAIT5;
    

  130.                                 default:        state<=idle;
    

  131.                                 endcase
    

  132.                                                                 
    

  133. always@(posedge        sclk or negedge rst_n)        //时钟传递
    

  134.                 if(!rst_n)                
    

  135.                   sck<=0;
    

  136.                  else if(state==WRITE &&cnt4==1)        
    

  137.                                  sck<=1;
    

  138.                  else if(state==WRITE&&cnt4==3)
    

  139.                                  sck<=0;
    

  140.                  else if (state==PP&&cnt4==1)        
    

  141.                                  sck<=1;
    

  142.                  else if(state==PP&&cnt4==3)
    

  143.                                  sck<=0;
    

  144.                  else if (state==INIT_ADDR&&cnt4==1)        
    

  145.                                  sck<=1;
    

  146.                  else if(state==INIT_ADDR&&cnt4==3)
    

  147.                                  sck<=0;
    

  148.                  else if (state==DATA_IN&&cnt4==1)        
    

  149.                                  sck<=1;
    

  150.                  else if(state==DATA_IN&&cnt4==3)
    

  151.                                  sck<=0;
    

  152.                                  
    

  153. always@(posedge        sclk or negedge rst_n)        
    

  154.                 if(!rst_n)
    

  155.                         sdi<=1'b1;
    

  156.                 else if(state==WRITE)        
    

  157.                         sdi<=wr_en[7-bit_cnt];
    

  158.                 else if(state==PP)        
    

  159.                         sdi<=PP_en[7-bit_cnt];
    

  160.                 else if(state==INIT_ADDR&&cnt_init_addr==0)
    

  161.                         sdi<=init_addr[23-bit_cnt];
    

  162.                 else if(state==INIT_ADDR&&cnt_init_addr==1)
    

  163.                         sdi<=init_addr[15-bit_cnt];
    

  164.                 else if(state==INIT_ADDR&&cnt_init_addr==2)
    

  165.                         sdi<=init_addr[7-bit_cnt];
    

  166.                 else if(state==DATA_IN)
    

  167.                          sdi<=data_in[7-bit_cnt];
    

  168.                 else sdi<=1'b1;                                                        
    

  169. endmodule


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 楼主| gaochy1126 发表于 2022-3-31 22:57 | 显示全部楼层
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  1. /***************************
    

  2. spi协议控制flash扇区擦除
    

  3. ****************************/
    

  4. module se_ctrl(
    

  5.                 
    

  6.                 input        wire        sclk,
    

  7.                 input        wire        rst_n,
    

  8.                 input        wire        pi_se_flag,
    

  9.                 
    

  10.                 output        reg                led,
    

  11.                 output        reg                cs_n,
    

  12.                 output        reg                sck,
    

  13.                 output        reg                sdi
    

  14.                 
    

  15.  
    

  16. );
    

  17.  
    

  18. reg        [9:0]        state;
    

  19. parameter        idle                =10'b0000_0000_01;
    

  20. parameter        WAIT1                =10'b0000_0000_10;
    

  21. parameter        WRITE                =10'b0000_0001_00;
    

  22. parameter        WAIT2                =10'b0000_0010_00;
    

  23. parameter        WAIT3                =10'b0000_0100_00;
    

  24. parameter        WAIT4                =10'b0000_1000_00;
    

  25. parameter        SE                        =10'b0001_0000_00;
    

  26. parameter        INIT_ADDR        =10'b0010_0000_00;
    

  27. parameter        WAIT5                =10'b0100_0000_00;
    

  28. parameter        WAIT_3S                =10'b1000_0000_00;         
    

  29. reg        [4:0]        sclk_cnt;
    

  30. parameter        SCLK_CNT=31;
    

  31. reg        [1:0]        cnt_init_addr;
    

  32. reg        [25:0]        cnt_1s;
    

  33. parameter        ONE_S=49_9999_99;
    

  34. reg        [1:0]        cnt_3s;
    

  35. reg        [1:0]        cnt4;
    

  36. reg        [2:0]        bit_cnt;
    

  37. reg        [3:0]        cnt_wait_3s;
    

  38. reg        [23:0]        init_addr;
    

  39. //parameter        INIT_ADDR_Location=6'h00_00_00;
    

  40. parameter        wr_en=8'h06;                //信号差了一个时钟周期
    

  41. parameter        se_en=8'hd8;
    

  42. parameter        CNT_wait_3s=7;
    

  43. reg                        cnt_3s_en;
    

  44.  
    

  45. //always@(posedge        sclk or negedge        rst_n)
    

  46. //                if(!rst_n)
    

  47. //                        se_flag<=0;
    

  48. //                else if(pi_se_flag==1)
    

  49. //                        se_flag<=1;
    

  50.  
    

  51.  
    

  52.  
    

  53. always@(posedge        sclk or negedge rst_n)        //循环擦除
    

  54.                 if(!rst_n)        
    

  55.                         cnt_wait_3s<=3'd0;
    

  56.                 else if(cnt_wait_3s==CNT_wait_3s&&cnt_1s==ONE_S&&cnt_3s==2)
    

  57.                         cnt_wait_3s<=3'd0;
    

  58.                 else if(state==WAIT_3S&&cnt_1s==ONE_S&&cnt_3s==2)
    

  59.                         cnt_wait_3s<=cnt_wait_3s+1'b1;
    

  60.  
    

  61. always@(posedge        sclk or negedge rst_n)        //扇区地址变换
    

  62.                 if(!rst_n)        
    

  63.                 init_addr<=24'd0;
    

  64.                 else if(state==WAIT_3S&&cnt_1s==ONE_S&&cnt_3s==2)
    

  65.                         init_addr<=init_addr+24'h01_0000;
    

  66.                 else if(state==idle)
    

  67.                         init_addr<=24'd0;
    

  68.                                         
    

  69. always@(posedge        sclk or negedge        rst_n)                //为输出时钟计数
    

  70.                 if(!rst_n)
    

  71.                         cnt4<=2'd0;
    

  72.                 else if(cnt4==3)
    

  73.                         cnt4<=2'd0;
    

  74.                 else if(state==WRITE||state==SE||state==INIT_ADDR)
    

  75.                          cnt4<=cnt4+1;
    

  76. always@(posedge        sclk or negedge        rst_n)   //        bit位计数
    

  77.                 if(!rst_n)
    

  78.                 bit_cnt<=3'd0;
    

  79.                 else if(bit_cnt==7&&cnt4==3)
    

  80.                 bit_cnt<=3'd0;
    

  81.                 else if(cnt4==3)
    

  82.                                 bit_cnt<=bit_cnt+1;
    

  83.                                 
    

  84. always@(posedge        sclk or negedge        rst_n)
    

  85.                 if(!rst_n)
    

  86.                 cnt_1s<=26'd0;
    

  87.                 else if(cnt_1s==ONE_S)
    

  88.                         cnt_1s<=26'd0;
    

  89.                 else if(cnt_3s_en==1)
    

  90.                         cnt_1s<=cnt_1s+1;
    

  91. always@(posedge        sclk or negedge        rst_n)
    

  92.                 if(!rst_n)
    

  93.                 cnt_3s<=2'd0;
    

  94.                 else if(cnt_1s==ONE_S&&cnt_3s==2)
    

  95.                         cnt_3s<=2'd0;
    

  96.                 else if(cnt_1s==ONE_S)
    

  97.                         cnt_3s<=cnt_3s+1;
    

  98. always@(posedge        sclk or negedge rst_n)        //3秒使能信号
    

  99.                 if(!rst_n)        
    

  100.                 cnt_3s_en<=0;
    

  101.                 else if(cnt_1s==ONE_S&&cnt_3s==2)
    

  102.                         cnt_3s_en<=0;
    

  103.                 else if(state==WAIT_3S)
    

  104.                         cnt_3s_en<=1;
    

  105. always@(posedge        sclk or negedge rst_n)
    

  106.                 if(!rst_n)
    

  107.                         cs_n<=1;
    

  108.                 else if(pi_se_flag==1)
    

  109.                         cs_n<=0;
    

  110.                 else if(state==idle)
    

  111.                         cs_n<=1;
    

  112.                 else if(state==WAIT2&&sclk_cnt==SCLK_CNT)                //片选信号没有描述对
    

  113.                         cs_n<=1;
    

  114.                 else if(state==WAIT3&&sclk_cnt==SCLK_CNT)
    

  115.                         cs_n<=0;
    

  116.                 else if(state==WAIT5&&sclk_cnt==SCLK_CNT)
    

  117.                         cs_n<=1;
    

  118.                 else if(state==WAIT_3S&&cnt_1s==ONE_S&&cnt_3s==2)
    

  119.                         cs_n<=0;
    

  120.                 //else if(cnt_wait_3s==CNT_wait_3s)
    

  121.                         //cs_n<=1;                
    

  122.  
    

  123. always@(posedge        sclk or negedge rst_n)
    

  124.                 if(!rst_n)        
    

  125.                         sclk_cnt<=5'd0;
    

  126.                 else if        (sclk_cnt==SCLK_CNT&&cnt_wait_3s==CNT_wait_3s)
    

  127.                         sclk_cnt<=5'd0;
    

  128.                 else if(sclk_cnt==SCLK_CNT)
    

  129.                                 sclk_cnt<=5'd0;
    

  130.                 else if(cs_n==0)
    

  131.                         sclk_cnt<=sclk_cnt+1;
    

  132.                 else if(state==WAIT3)
    

  133.                         sclk_cnt<=sclk_cnt+1;                                
    

  134. always@(posedge        sclk or negedge rst_n)   //3位状态计数
    

  135.                 if(!rst_n)
    

  136.                 cnt_init_addr<=2'd0;
    

  137.                 else if(cnt_init_addr==2'd2&&sclk_cnt==SCLK_CNT)
    

  138.                         cnt_init_addr<=2'd0;
    

  139.                 else if(sclk_cnt==SCLK_CNT&&state==INIT_ADDR)
    

  140.                         cnt_init_addr<=cnt_init_addr+1;
    

  141.                         
    

  142. always@(posedge        sclk or negedge rst_n)
    

  143.                 if(!rst_n)
    

  144.                         state<=idle;
    

  145.                 else case(state)
    

  146.                                 idle:                if(pi_se_flag==1)
    

  147.                                                                 state<=WAIT1;
    

  148.                                                         else state<=idle;                                                                
    

  149.                                 WAIT1:                if(sclk_cnt==SCLK_CNT)
    

  150.                                                                 state<=WRITE;
    

  151.                                                         else        state<=WAIT1;
    

  152.                                 WRITE:                if(sclk_cnt==SCLK_CNT)
    

  153.                                                                 state<=WAIT2;
    

  154.                                                         else state<=WRITE;
    

  155.                                 WAIT2:                if(sclk_cnt==SCLK_CNT)
    

  156.                                                                 state<=WAIT3;
    

  157.                                                         else         state<=WAIT2;
    

  158.                                 WAIT3:                if(sclk_cnt==SCLK_CNT)
    

  159.                                                                 state<=WAIT4;
    

  160.                                                         else        state<=WAIT3;
    

  161.                                 WAIT4:                if(sclk_cnt==SCLK_CNT)
    

  162.                                                                 state<=SE;
    

  163.                                 SE:                        if(sclk_cnt==SCLK_CNT)
    

  164.                                                                 state<=INIT_ADDR;
    

  165.                                                         else state<=SE;
    

  166.                                 INIT_ADDR:        if(cnt_init_addr==2'd2&&sclk_cnt==SCLK_CNT)
    

  167.                                                                 state<=WAIT5;
    

  168.                                                                 else state<=INIT_ADDR;
    

  169.                                 WAIT5:                if(sclk_cnt==SCLK_CNT)
    

  170.                                                                 state<=WAIT_3S;
    

  171.                                                         else        state<=WAIT5;
    

  172.                                 WAIT_3S:        if(cnt_1s==ONE_S&&cnt_3s==2)
    

  173.                                                                         state<=WAIT1;
    

  174.                                                         else if(cnt_wait_3s==CNT_wait_3s) 
    

  175.                                                                         state<=idle;
    

  176.                                 default:        state<=idle;
    

  177.                                 endcase
    

  178.  
    

  179.                                                                 
    

  180. always@(posedge        sclk or negedge rst_n)        //时钟传递
    

  181.                 if(!rst_n)                
    

  182.                   sck<=0;
    

  183.                  else if(state==WRITE &&cnt4==1)        
    

  184.                                  sck<=1;
    

  185.                  else if(state==WRITE&&cnt4==3)
    

  186.                                  sck<=0;
    

  187.                  else if (state==SE&&cnt4==1)        
    

  188.                                  sck<=1;
    

  189.                  else if(state==SE&&cnt4==3)
    

  190.                                  sck<=0;
    

  191.                  else if (state==INIT_ADDR&&cnt4==1)        
    

  192.                                  sck<=1;
    

  193.                  else if(state==INIT_ADDR&&cnt4==3)
    

  194.                                  sck<=0;
    

  195.                                  
    

  196. always@(posedge        sclk or negedge rst_n)        //低电平传输数据 上升沿采集数据
    

  197.                 if(!rst_n)
    

  198.                         sdi<=1'b1;
    

  199.                 else if(state==WRITE)        
    

  200.                         sdi<=wr_en[7-bit_cnt];
    

  201.                 else if(state==SE)        
    

  202.                         sdi<=se_en[7-bit_cnt];
    

  203.                 else if(state==INIT_ADDR&&cnt_init_addr==0)
    

  204.                         sdi<=init_addr[23-bit_cnt];
    

  205.                 else if(state==INIT_ADDR&&cnt_init_addr==1)
    

  206.                         sdi<=init_addr[15-bit_cnt];
    

  207.                 else if(state==INIT_ADDR&&cnt_init_addr==2)
    

  208.                         sdi<=init_addr[7-bit_cnt];
    

  209.                 else sdi<=1'b1;                                                        //检查发现有问题
    

  210.  
    

  211. always@(posedge        sclk or negedge        rst_n)
    

  212.                         if(!rst_n)
    

  213.                                 led<=0;
    

  214.                 else if(cnt_3s_en==1)
    

  215.                                 led<=1;
    

  216.                 else        led<=0;
    

  217.  
    

  218. endmodule


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 楼主| gaochy1126 发表于 2022-3-31 22:58 | 显示全部楼层
5.需要说明的是擦除需要一个标志位，可以使用按键产生。
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gaochy1126
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