从零开始设计RISC-V处理器——单周期处理器的设计

module instr_memory(

        addr,

        instr

    );

        input [7:0]addr;

        output [31:0]instr;

        

        reg[31:0] rom[255:0];

        

    //rom进行初始化

    initial begin

        $readmemb("./rom_binary_file.txt", rom);

        //$readmemh("rom_hex_file.txt", rom);

    end

        

    assign instr = rom[addr];



endmodule

`include "define.v"

module data_memory(

        clk,

        rst_n,

        W_en,

        R_en,

        addr,

        RW_type,

        din,

        dout

    );

        

        

        input clk;

        input rst_n;

        

        input W_en;

        input R_en;

        

        input [31:0]addr;

        input [2:0]RW_type;



        input [31:0]din;

        output [31:0]dout;





        reg [31:0]ram[255:0];

        

        wire [31:0]Rd_data;reference

        

//

        

        

        reg [31:0]Wr_data_B;//字节拼接

        wire [31:0]Wr_data_H;//半字拼接

        

        wire [31:0]Wr_data;

        

        

        assign Rd_data=ram[addr[31:2]];/读基准



always@(*)

        begin

                case(addr[1:0])

                        2'b00:Wr_data_B={Rd_data[31:8],din[7:0]};

                        2'b01:Wr_data_B={Rd_data[31:16],din[7:0],Rd_data[7:0]};

                        2'b10:Wr_data_B={Rd_data[31:24],din[7:0],Rd_data[15:0]};

                        2'b11:Wr_data_B={din[7:0],Rd_data[23:0]};

                endcase

        end



assign Wr_data_H=(addr[1]) ? {din[15:0],Rd_data[15:0]} : {Rd_data[31:16],din[15:0]} ;

        

///根据写类型，选择写入的数捿



assign Wr_data=(RW_type[1:0]==2'b00) ? Wr_data_B :( (RW_type[1:0]==2'b01) ? Wr_data_H : din   );



///上升沿写入数捿



always@(posedge clk)

begin

        if(W_en)

                ram[addr[9:2]]<=Wr_data;

end



 

//读部刿





reg [7:0]Rd_data_B;

wire [15:0]Rd_data_H;



wire [31:0] Rd_data_B_ext;

wire [31:0] Rd_data_H_ext;



根据写地坿，实现截叿

always@(*)

begin

        case(addr[1:0])

                2'b00:Rd_data_B=Rd_data[7:0];

                2'b01:Rd_data_B=Rd_data[15:8];

                2'b10:Rd_data_B=Rd_data[23:16];

                2'b11:Rd_data_B=Rd_data[31:24];

        endcase

end

                

assign Rd_data_H=(addr[1])? Rd_data[31:16]:Rd_data[15:0];



///扩展丿32使

assign Rd_data_B_ext=(RW_type[2]) ? {24'd0,Rd_data_B} : {{24{Rd_data_B[7]}},Rd_data_B};



assign Rd_data_H_ext=(RW_type[2]) ? {16'd0,Rd_data_H} : {{16{Rd_data_H[15]}},Rd_data_H};





/

assign dout=(RW_type[1:0]==2'b00) ? Rd_data_B_ext : ((RW_type[1:0]==2'b01) ? Rd_data_H_ext : Rd_data );





endmodule

`define                zero_word                32'd0



`define                lui                                7'b0110111

`define                auipc                        7'b0010111

`define                jal                                7'b1101111

`define                jalr                        7'b1100111

`define                B_type                        7'b1100011

`define                load                        7'b0000011

`define                store                        7'b0100011

`define                I_type                        7'b0010011

`define                R_type                        7'b0110011



`define         ADD                          4'b0001

`define         SUB                          4'b0011

`define         SLL                          4'b1100

`define         SLT                          4'b1001

`define         SLTU                         4'b1000

`define         XOR                          4'b0110

`define         SRL                          4'b1101

`define         SRA                          4'b1110

`define         OR                           4'b0101

`define         AND                          4'b0100

`include "define.v"

module registers(

        clk,

        W_en,

        Rs1,

        Rs2,

        Rd,

        Wr_data,

        Rd_data1,

        Rd_data2

    );

        input clk;

        input W_en;

        input [4:0]Rs1;

        input [4:0]Rs2;

        input [4:0]Rd;

        input [31:0]Wr_data;

        

        output [31:0]Rd_data1;

        output [31:0]Rd_data2;

        

        reg [31:0] regs [31:0];

        

        

///write

        always@(posedge clk )

                begin

                        if(W_en & (Rd!=0))

                        regs[Rd]<=Wr_data;        

                end

//read



        assign Rd_data1=(Rs1==5'd0)?`zero_word: regs[Rs1];

        assign Rd_data2=(Rs2==5'd0)?`zero_word: regs[Rs2];

        

endmodule