F(s)的相位延时并不像想象中的那么大:因为mos管工作在接近电压跟随器的状态。matlab绘制相位图:1M-2M之间
ltspice绘制的相位图:1M-2M之间
根据网友GavinZ的回帖,认为在mos管输入端加了个电阻然后加个电容,是先制造问题,然后解决自己制造的问题。 根据自己的定量计算,相位裕度高的运放是可以减少mos管输入电阻来解决的。这个没有问题。 当我把输入电阻Ri改成100欧 系统相位延迟仅14.7°,如果套用Ri+Cgs的模式,相位变化接近75°以上。 从玄德的示波器来看,这是一种轻微的的振荡。表现为增益不是很大,没有超出运放的电压轨。 这也是佐证。结论很清晰,输入电容与Cgd有关。由于Rs采样电阻会被mos管放大(跟随器),在大电流下,输入电流往cgd->RL往电源上跑。 这一点:从网友阿Q在江湖在输出端串联电感,也可以解决得到验证。
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@叶春勇 :这实际对应了共源(共射)电路与共漏(共集)电路的特性。
@zlf1208 :不好意思,现在才反应过来,我也实测了,认同你的观点。
根据我10年前的实验,负载放在漏极和源极,电路的性能差别很大,只要电源电压允许,运放驱动能力(比如轨到轨输出)允许,尽可能将负载放到源极,对MOS管而言,相当于使用共漏电路,高频响应会改善很多。