打印
[Verilog HDL]

2-4线译码器

[复制链接]
1487|0
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
gaochy1126|  楼主 | 2022-12-29 21:59 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
//2-4线译码器
module cy4(input[1:0] A,//输入端口声明
           input E,//输入端口声明
           output reg[3:0]Y//输出端口声明
          );
always @(A,E)
if(E == 1)  Y <= 4'b1111;      
else
   begin
     case(A)
      2'b00: Y <= 4'b1110;
      2'b01: Y <= 4'b1101;
      2'b10: Y <= 4'b1011;
      2'b11: Y <= 4'b0111;
     endcase
   end
endmodule

使用特权

评论回复

相关帖子

发新帖 我要提问
您需要登录后才可以回帖 登录 | 注册

本版积分规则

个人签名:这个社会混好的两种人:一是有权有势,二是没脸没皮的。

1061

主题

11320

帖子

26

粉丝