【可编程Asic(FPGA、CPLD)技术交流,HDL coding style讨论,EDA软件工具使用】
本版专家: gaochy1126
今日: 0|主题: 7586|帖子: 42639 收藏 (42)
 
[Verilog HDL] 有限状态机
2024-1-29 21:59 0 1448
[Verilog HDL] verilog基础——always、initial
2023-11-30 20:54 0 1414
[Verilog HDL] Verilog中“=”和“<=”的区别
2023-11-30 20:52 0 1380
[Verilog HDL] 一文带你了解verilog基础语法
2023-11-30 20:51 0 1400
[Verilog HDL] Verilog HDL中位运算符、逻辑运算符和缩减运算符的区别
2023-11-30 20:50 0 1388
[Verilog HDL] verilog 中! 与 ~ 的区别
2023-11-30 20:49 0 1398
[Verilog HDL] VCS 仿真报错,请大佬帮忙看看 新人帖 attach_img
2023-10-5 23:07 0 2631
[Verilog HDL] Verilog几个这样的写法
2023-8-31 23:01 1 2735
[Verilog HDL] verilog中符号位的扩展问题
2023-8-31 22:24 0 2732
[Verilog HDL] verilog,有符号数的运算
2023-8-31 22:23 0 2680
[Verilog HDL] verilog的结构化、数据流、行为级描述方式
2023-8-31 22:23 0 2711
[Verilog HDL] verilog中的基本数据类型
2023-8-31 22:22 0 2719
[Verilog HDL] Verilog 模块例化
2023-8-31 22:22 0 2688
[Verilog HDL] 简单测试文件编写
2023-7-28 18:07 1 2760
[Verilog HDL] 测试文件
2023-7-28 18:05 1 2749
[Verilog HDL] 有限状态机(FSM)
2023-7-28 18:04 1 2732
[Verilog HDL] 异步复位电路
2023-7-28 18:03 1 2718
[Verilog HDL] 两路选择器
2023-7-28 18:00 1 2677
[Verilog HDL] 全加器
2023-7-28 17:58 1 2739
[Verilog HDL] 多bit逻辑门
2023-7-28 17:57 1 2651
[Verilog HDL] 简单组合逻辑电路
2023-7-28 17:55 0 2713
[Verilog HDL] VERILOG语法之GENERATE
2023-5-29 17:04 24 2854
[Verilog HDL] VERILOG实现串口传输UART
2023-5-29 17:02 32 2810
[Verilog HDL] VERILOG常见的误区
2023-5-29 16:58 30 2753
[Verilog HDL] VERILOG重点解析
2023-5-29 16:13 0 2658
[Verilog HDL] ALWAYS语句
2023-5-29 16:12 0 2559
[Verilog HDL] INOUT的使用
2023-5-29 16:11 0 2646
[Verilog HDL] 编程规范——RESET
2023-5-29 16:10 0 2551
[Verilog HDL] FUNCTION —— VERILOG的函数
2023-5-29 16:09 0 2602
[Verilog HDL] 按键消抖
2023-5-29 15:10 2 2591
[Verilog HDL] VERILOG寄存器
2023-5-29 14:58 1 2601
[Verilog HDL] VERILOG实现异步FIFO
2023-5-29 14:55 1 2587
[Verilog HDL] VERILOG分配语句
2023-5-29 14:53 1 2530
[Verilog HDL] Verilog设计的可综合性与问题分析
2023-5-29 14:49 3 2560
[Verilog HDL] VERILOG 除法器
2023-5-29 14:40 0 2577
[Verilog HDL] VERILOG基础知识
2023-5-29 14:38 3 2640
[Verilog HDL] verilog的signed类型有哪些?
2023-5-29 14:35 1 2562
[Verilog HDL] VERILOG 可综合和不可综合的理解 attach_img
2023-5-29 14:32 0 2572
[Verilog HDL] 关于wire使用的一些小知识
2023-3-18 12:59 0 2897
[Verilog HDL] Verilog中wire与reg类型学习
2023-3-18 12:56 0 2875
下一页 »
快速发帖
还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则