|
先进封装展区今年最热的词就是Chiplet。作为一个既做芯片设计又关心成本的工程师，说说我的看法。 核心问题：Chiplet到底解决了什么？ Chiplet的本质是"分而治之"——把大芯片切成小芯片，分别制造再封装。但这真的比单芯片好吗？让我们逐一分析。 良率问题：真的提升了吗？ 大芯片良率低，切成小芯片（Chiplet）分别制造再封装，整体良率提升。这个逻辑成立——100mm²的芯片良率可能只有60%，但切成四个25mm²的小芯片，每个良率可达85%，封装后整体良率约52%。看起来提升了，但封装本身也有良率损失，实际净提升需要仔细计算。 成本问题：真的省钱了吗？ 不同功能用不同工艺节点，数字部分用5nm，模拟部分用28nm，不用全部堆先进工艺。这个逻辑也成立——5nm晶圆贵得离谱，模拟部分用5nm纯属浪费。但封装成本呢？先进封装（CoWoS、EMIB）的成本很高，有时候省下来的晶圆成本被封装成本吃掉了。 灵活性：真的更灵活吗？ 像乐高一样组合，快速推出不同档次的产品。这个是最实在的优势——同一个计算die，搭配不同的IO die，就能覆盖从低端到高端的产品线。但前提是接口标准统一。 现实挑战：理想与现实的差距 接口标准：UCIe标准刚出来不久，各家生态还没统一。展会上问了几家，都说"支持UCIe"，但具体实现细节对不上。封装成本：先进封装的成本很高，有时候省下来的晶圆成本被封装成本吃掉了。设计复杂度：信号完整性、热管理、供电网络，Chiplet系统的设计难度是单芯片的数倍。 我的判断 Chiplet在高端计算（CPU、GPU、AI加速器）领域是必然趋势，因为先进工艺的成本已经高到无法接受。但在中低端嵌入式领域，单芯片SoC还是更经济的选择。展会上某国产AI芯片用了Chiplet架构，把计算die和存储die分开，带宽确实高。但价格……只能说面向数据中心客户，嵌入式产品用不起。Chiplet不是万能药，是特定场景下的最优解。
| 
