MIg生成ddr2时序约束问题

只看该作者 · 2012-8-23 11:42

20# piandhai
piandhai:
您好！根据您的分析，我基本上理解了，但是按照您做的约束更改，还是会出现以前的错误报错，<NET "sys_rst_n" OFFSET = IN 20 ns VALID 20 ns BEFORE sys_clk_ibufg RISING;> [mig_v3_61.ucf(323)]: NET "sys_clk_ibufg" not found. Please verify that:
1. The specified design element actually exists in the original design.
2. The specified object is spelled correctly in the constraint source file.
但是我看了一下警告中提到： Constraint <NET "sys_rst_n" OFFSET = IN 20 ns
VALID 20 ns BEFORE sys_clk_ibufg RISING;> [mig_v3_61.ucf(323)]: This constraint will be ignored because NET "sys_clk_ibufg" could not be found or was not connected to a PAD.我想是不是因为程序原因使得sys_clk_ibufg没有连接好的缘故呢？还请您再帮忙分析一下！

只看该作者 · 2012-8-23 14:36

约束指南是这样讲的，OFFSET is used only for pad-related signals, and cannot be used to extend the arrival time specification method to the internal signals in a design. OFFSET约束是pad to pad 约束，你此处可以不用这个约束。
不好意思，我看错啦，你的约束是这样写的：
NET "u_ddr2_infrastructure/sys_clk_ibufg"TNM_NET= "SYS_CLK";
TIMESPEC "TS_SYS_CLK" = PERIOD "SYS_CLK" 3.75 ns HIGH 50 %;
这样写没问题，也是对sys_clk_ibufg进行约束。TNM_NET的语法是这样的：NET “netname” TNM_NET=[predefined_group] identifier;那么“u_ddr2_infrastructure/sys_clk_ibufg”是网络名，"SYS_CLK"仅仅就是一个标示符。你的错误可能出现在 "u_ddr2_infrastructure/sys_clk_ibufg"中，意思是在顶层例化的u_ddr2_infrastructure这个module中的sys_clk_ibufg信号。首先确认你是不是在顶层模块下调用的“ddr2_infrastructure”module，且取得module名字为“u_ddr2_infrastructure”，如果不是就要看你的程序中的module层次了。如果方便，把你的工程的层次结构截个图。

只看该作者 · 2012-8-23 15:06

楼主可以看下我的工程就明白了！
我的约束写法：
NET "ep/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/gt_refclk_out" TNM_NET = "MGTCLK" ;
TIMESPEC "TS_MGTCLK" = PERIOD "MGTCLK" 100.00 MHz HIGH 50 % ;
我的工程层次结构：
C:\Documents and Settings\SM\桌面\456.jpg

只看该作者 · 2012-8-23 15:12

刚图片没传上来！

只看该作者 · 2012-8-23 15:21

22# piandhai
您好！有您的帮助真的很高兴！我们实验室太缺少有经验的人了，所以很高兴与您交流。言归正传，我们是在顶层模块中调用“ddr2_infrastructure”module，且取得module名字为“u_ddr2_infrastructure”，我想在顶层调用应该是没有问题的，下面是工程层次截图在附件中

只看该作者 · 2012-8-23 16:22

23# piandhai
你好，刚刚看到了你的工程对应的约束写法，我觉得NET "u_ddr2_infrastructure/sys_clk_ibufg" TNM_NET = "SYS_CLK";
TIMESPEC "TS_SYS_CLK" = PERIOD "SYS_CLK" 3.75 ns HIGH 50 %;
这么写本身应该是没有问题的，但是如果以此定义为系统时钟约束，并且作为其他寄存器或者输入输出的参考时钟时会出现错误的，就如以前定义：
NET "sys_rst_n" OFFSET = IN 20 ns VALID 20 ns BEFORE "SYS_CLK" RISING;出现的错误一样

只看该作者 · 2012-8-23 17:52

受教了

只看该作者 · 2012-8-23 17:55

走过路过不容错过

1万 · 2012-8-23 22:24

约束更改如下：
NET "u_ddr2_infrastructure/sys_clk_ibufg"TNM_NET= "sys_clk_ibufg";
TIMESPEC "TS_SYS_CLK" = PERIOD "sys_clk_ibufg" 3.75 ns HIGH 50 %;
NET "phy_init_done" OFFSET = OUT 11 ns AFTER "sys_c ...
piandhai 发表于 2012-8-23 10:47

兄弟的你的说法是不对的，
ucf里面是重新对他起名字了。看XILINX的说明。

1万 · 2012-8-23 22:25

这个是命名，是吧sys_clk_ibufg命名为SYS_CLK

只看该作者 · 2012-8-24 17:11

也来学习学习

1万 · 2012-8-24 19:07

20# piandhai
piandhai:
您好！根据您的分析，我基本上理解了，但是按照您做的约束更改，还是会出现以前的错误报错， [mig_v3_61.ucf(323)]: NET "sys_clk_ibufg" not found. Please verify that:
1. The spec ...
zx1278 发表于 2012-8-23 11:42

这个可以用PlanAhead 看是不是连好了。

1万 · 2012-8-24 19:08

22# piandhai
您好！有您的帮助真的很高兴！我们实验室太缺少有经验的人了，所以很高兴与您交流。言归正传，我们是在顶层模块中调用“ddr2_infrastructure”module，且取得module名字为“u_ddr2_infrastructure ...
zx1278 发表于 2012-8-23 15:21

你使用的是哪个目录下的design？

1万 · 2012-8-24 19:09

把工程打包上来，周末有空，我看一下。

只看该作者 · 2012-8-27 16:04

路过，，，飘过。。。。。

1万 · 2012-8-27 21:29

只看该作者 · 2013-12-31 10:47

遇到同样问题，没有解决。楼主最后怎么做的？

只看该作者 · 2015-7-4 21:38

请问楼主最后怎么解决的

只看该作者 · 2015-11-2 18:32

遇到同样问题的飘过......有解决方案的麻烦贴出来，好吗？？

MIg生成ddr2时序约束问题

RE: MIg生成ddr2时序约束问题

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