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关于verilog语言的初级问题,请指教

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楼主
lzlsw|  楼主 | 2009-3-30 14:08 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
沙发
lzlsw|  楼主 | 2009-3-30 15:16 | 只看该作者

是不是问题太菜了?

怎么没人指导一下啊?难道只能用 always 来做吗

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板凳
lelee006| | 2009-3-30 17:43 | 只看该作者

LZ没问清楚

你的IO是WIRE型还是REG型?

还有,你跟IO直连的是什么信号?是另外一个IO么?

不真不知道你这个直连该怎么理解

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地板
wujing198| | 2009-3-30 18:01 | 只看该作者

什么叫对IO进行直连?

如果表示模块之间的连接应在高层的module对底层的module进行例化。类似于结构描述的方式。

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lzlsw|  楼主 | 2009-3-30 23:20 | 只看该作者

呵呵,是我没说清楚

哦,这样说吧,我用一个单片机的i/o口通过cpld和另一个芯片的io口相接,只是想将cpld作为导线用,不需要做任何逻辑和时序变化,应该怎么写呢?比如说 i2c 的
sda信号

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sheshichu| | 2009-9-24 14:18 | 只看该作者
我也是菜鸟.
你要做导线用,直接用导线连不就行了吗?
真非要用的话,用2个IO,一个输入一个输出,assign out=in;就行了吧应该.....

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一只小蜗牛| | 2009-9-25 13:12 | 只看该作者
回lz:
这个问题很麻烦,如果只适用于仿真的行为级模型,这很简单,用trans门八两个双向接在一起就可以了。
如果你要变现的话就麻烦了。
既然是个双向信号,你必须译出它的方向控制信号。
写个例子吧
// PAD1,in1,out1,oe1  : the first pad
// PAD2,in2,out2,oe2  : the second pad
// sig_control : the direction control of signal,1: send to CPLD(PA1),
//                                                                    0: receive from CPLD(PAD1)
assign oe1 = ~sig_control ;
assign out1 = in2 ;
assign oe2 = sig_control ;
assign out2 = in1 ;

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