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模拟列时钟信号接到数字模块用的是哪个时钟？

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 楼主| phate 发表于 2009-2-11 11:32 | 显示全部楼层 |阅读模式
数字模块, 模拟, 时钟信号, ck, 方波
比如 DBB00 是一个PWM模块，输入clock是VC1，产生一个周期1s，占空比50%的方波。

当我把模拟列时钟AnalogClock_0_Select接到DBB00时，模拟列时钟用的clock是VC1还是周期1s的方波？
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PSoC_Rock 发表于 2009-2-12 12:54 | 显示全部楼层

当然是DBB0

它在内部是由CLK_CR0的bit 2~3决定的.
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 楼主| phate 发表于 2009-2-12 17:20 | 显示全部楼层

我想知道当DBB00本身输入clock是VC1时，模拟列时钟也是VC1吗？

3x
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PSoC_Rock 发表于 2009-2-18 17:30 | 显示全部楼层

模拟列时钟由模拟列时钟多路选择器选择

与DBB00的输入clock无关.
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