<求助>上下拉电路的替代电路

发表于 2015-12-13 12:13

公司要设计一版低功耗的产品，之前的方案是直接断掉各个模块的电源，导致整个板子非常巨大。想改善设计，芯片使用低功耗产品，但是芯片低功耗了，外围电路特别是上下拉电路的耗电也比较可观，有没有好的低功耗方案代替外围电路，CPLD能实现对芯片的上下拉功能吗？好使不？求大神指点

发表于 2015-12-13 12:48

上下拉和功耗有什么必然关系？电阻上下拉和有源器件上下拉，功耗有区别吗？
这完全是原理图设计问题，上下拉，平时处于不耗电就可以。
也就是说，休眠时，上拉端口是高电平，下拉端口是低电平，就不会有功耗，否则，无论电阻还是有源器件上下拉，都会耗电。

发表于 2015-12-13 16:32

楼上正解，不管上拉还是下拉电阻，只要休眠时不耗电就可以。
休眠时IO的状态要注意配置为不耗电或者耗电少的状态

发表于 2015-12-13 17:06

2楼说得很对啊，上下拉电阻有功耗问题，那么肯定是因为存在电平差。

发表于 2015-12-13 17:09

使用内置偏置即可，不要外加，然后在进入低功耗模式时正确配置IO类型即可。

发表于 2015-12-13 19:54

实在需加三极管驱动,可改用MOS管,这样上拉可用很大电阻,相对耗电可小很多.

发表于 2015-12-13 20:26

二楼正解呀没有必然关系如果驱动能力要求不高的画可以适当提高上拉电阻阻值

发表于 2015-12-14 08:49

同意二楼看法

发表于 2015-12-14 09:07

休眠时也必须用上下拉电阻的，不会产生其它影响的情况下，增大上下拉电阻的阻值

发表于 2015-12-14 12:51

我知道楼主的意思，其实是想从根本上解决上下拉电路在某一逻辑状态下的耗电问题，而不仅仅是如何处理休眠状态，或某一特殊输出状态，对吧？

发表于 2015-12-14 12:56

某些电路里，用开关电容替代上下拉电阻。例如芯片设计。

发表于 2015-12-14 12:57

这种问题要根据电路设计需要具体分析。对于必须设计成上下拉的电路，比如某些强制要求OC、OD输出，I2C总线什么的，在保证性能的前提下，尽量加大上下拉电阻就可以降低耗电量。如果没有这种限制，使用图腾柱（totem pole）输出代替是比较好的方案。