[Actel FPGA] 请教easyFPGA030,verilog综合问题

[复制链接]
3995|18
 楼主| weather985 发表于 2009-11-19 14:25 | 显示全部楼层 |阅读模式
请问周公的easyFPGA030,verilog中哪些语句能综合,哪些不能综合,编写的程序总是能通过前仿真,但不能综合。
还有,请问RTL仿真,综合后门级仿真和布线后仿真有什么区别,在软件libero中分别怎样观察区别。非常感谢您的回复!
beny5566 发表于 2009-11-19 16:10 | 显示全部楼层
综合是把硬件描述语言如VHDL等写成的代码转换成逻辑网表语言,
而布线是把上一步综合得到的逻辑网表分配到合适的硬件资源上,
而这一过程中,可以用时序约束进行约束。
由上面不难看出,综合后门级仿真时功能仿真,
布线后的后仿真为时序仿真。
beny5566 发表于 2009-11-19 16:14 | 显示全部楼层
很多初学者分不清哪些语言可综合哪些不可以综合,
下边是一个纯verilog的语法书,
个人觉得还可以,
介绍的比较详尽。

本帖子中包含更多资源

您需要 登录 才可以下载或查看,没有账号?注册

×
 楼主| weather985 发表于 2009-11-19 17:00 | 显示全部楼层
3# beny5566
非常感谢你的资料
beny5566 发表于 2009-11-19 17:01 | 显示全部楼层
不用客气,
大家共同学习。
linhai1986 发表于 2009-11-20 00:04 | 显示全部楼层
资料不错,收藏了
xiaoxin1986 发表于 2009-11-20 23:47 | 显示全部楼层
学习了
swolf 发表于 2009-11-21 13:32 | 显示全部楼层
我也下一份看看,
谢谢
lobby 发表于 2009-11-21 14:36 | 显示全部楼层
前仿真一般是功能仿真,所以没问题。
xiaoxin1986 发表于 2009-11-22 18:39 | 显示全部楼层
什么是前仿真?
3B1105 发表于 2009-11-22 21:32 | 显示全部楼层
前仿真:纯语言仿真,不带任何器件信息。
后仿真:带有器件信息的仿真。
20801233 发表于 2009-11-22 21:37 | 显示全部楼层
我的理解是,
前仿真是综合前的仿真。
bit6019 发表于 2009-11-22 21:52 | 显示全部楼层
前仿真是RTL仿真,主要功能是用来验证设计逻辑,不考虑延时的问题;
后仿真是综合、布线以后,电路的最终形式已经固定下来,得到综合出的网表,这时在加上器件物理模型进行仿真,得到更精确的延时。
思行合一 发表于 2009-11-22 22:17 | 显示全部楼层
前仿真只是功能上的仿真,后仿真就是加入了延时信息,布局布线信息的仿真。后仿真在特定物理特性下的仿真。
llljh 发表于 2009-11-22 23:28 | 显示全部楼层
3楼的资料很不错啊
beny5566 发表于 2009-11-23 15:26 | 显示全部楼层
前仿真是RTL仿真,主要功能是用来验证设计逻辑,不考虑延时的问题;
后仿真是综合、布线以后,电路的最终形式已经固定下来,得到综合出的网表,这时在加上器件物理模型进行仿真,得到更精确的延时。 ...
bit6019 发表于 2009-11-22 21:52

解释的很清楚吗,
呵呵。
RTL级是指register translit level,即寄存器传输级。
NICKY99 发表于 2009-11-27 15:54 | 显示全部楼层
资料不错
llljh 发表于 2009-11-28 16:34 | 显示全部楼层
3楼资料多看看吧
Skywigh 发表于 2009-12-2 22:47 | 显示全部楼层
学习了。。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

6

主题

24

帖子

1

粉丝
快速回复 在线客服 返回列表 返回顶部