[FPGA] Vivado错误请教

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 楼主| 3008202060 发表于 2016-6-14 09:29 | 显示全部楼层 |阅读模式
本人用Vivado2014.2例化了一个Ethernet 1000base-x pcs/pma的IP, 运行的时候一直报这个错误:
[Opt 31-67] Problem: A LUT2cell in the design is missing a connection on input pin I0, which is used bythe LUT equation. This pin has either been left unconnected in the design orthe connection was removed due to the trimming of unused logic. The LUT cellname
 楼主| 3008202060 发表于 2016-6-14 09:34 | 显示全部楼层
自己顶一下
相思的泪 发表于 2016-6-14 10:32 | 显示全部楼层
支持一下哈
Chaos_zc 发表于 2016-6-20 11:51 | 显示全部楼层
是不是有引脚没有分配
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