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菜鸟请教

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 楼主| luqinfeng 发表于 2011-1-29 14:29 | 显示全部楼层 |阅读模式
verilog, verilo, ST, syste, systemverilog
Error (10839): Verilog HDL error at cpj.v(11): declaring global objects is a SystemVerilog feature
用EDA编译时出现这个为什么？请老师指教
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Siderlee 发表于 2011-2-1 15:11 | 显示全部楼层
不懂  不过看样子像是一个全局的对象与系统的一些东西冲突了
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ZMing_PH 发表于 2011-2-2 21:42 | 显示全部楼层
不懂百度之。。。
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