21ic电子技术开发论坛 › 单片机与嵌入式系统 › FPGA论坛 › verilog乘法、除法器
返回列表 发新帖我要提问

verilog乘法、除法器

[复制链接]
3151|2
 楼主| caiwenwen355 发表于 2011-5-17 14:23 | 显示全部楼层 |阅读模式
verilog, 除法器, verilo, 乘法器
b[8:0] = a[8:0] *5/7

这样的算法直接综合，还是单独的做乘法器跟除法器？求教呀，各位大侠！
回复

收藏 举报

相关帖子
sxhhhjicbb 发表于 2011-5-18 20:03 | 显示全部楼层
和不同的编译器有关，你自己对比一下，看花费的资源划不划算。
回复

收藏 举报

shuiyangyang 发表于 2011-5-19 23:12 | 显示全部楼层
固定整数的乘法转换成加法进行。除法的话，可以直接使用除号让综合器生成。时序不满足，在手动例化除法IP
回复

收藏 举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

caiwenwen355

0

主题

128

帖子

0

粉丝
快速回复 在线客服 返回列表 返回顶部