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FPGA丢失数据

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 楼主| zhulin 发表于 2019-3-28 16:35 | 显示全部楼层 |阅读模式
FPGA, 时钟, 信号, 内存, 时钟分频
我现在做的一个项目，是将输入图像信号1920X1200 60HZ存入内存再读出其中一部分（比如800x600）,以同样的帧频发出，输出的时钟是源端时钟分频后得到的，但实际测试时发现有丢帧或丢失数据现象，请问这是为什么
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逆天凡凡 发表于 2019-3-28 17:16 | 显示全部楼层
感谢分享
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caoenq 发表于 2019-3-29 08:33 | 显示全部楼层
不妨把你的Verilog代码发出来，帮你看一下。
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nethopper 发表于 2019-3-30 12:43 | 显示全部楼层
存取内存的时序问题？这个时钟应该有100多兆了？时钟信号经转换后的延迟问题？所用的内存是否支持此存取速度的问题？
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