求助，敏感列表问题。

发表于 2011-10-16 12:20

本帖最后由 GoldSunMonkey 于 2011-10-16 20:16 编辑

使用Verilog,但是经常敏感列表使用错误，请求帮助。
给俺讲讲具体细节。

发表于 2011-10-16 12:22

Always过程中，所有被读取的数据，即等号右边的变量都要应放在敏感表中，
不然，综合时不能正确地映射到所用的门。
在always语句中，如果敏感表不含时钟，最好将所有的被读取的信号都放在敏感表中。

发表于 2011-10-16 12:23

明白了，谢谢大圣

发表于 2011-10-16 12:49

不客气

发表于 2011-10-16 13:16

时序逻辑只含时钟，异步复位的话还有复位信号

组合逻辑的always过程中所有需要读的信号都要添加到敏感列表里面

发表于 2011-10-16 13:38

时序逻辑只含时钟，异步复位的话还有复位信号

组合逻辑的always过程中所有需要读的信号都要添加到敏感列表里面
AutoESL 发表于 2011-10-16 13:16

和我回答的一样

发表于 2011-10-16 15:37

时序逻辑只含时钟，异步复位的话还有复位信号

组合逻辑的always过程中所有需要读的信号都要添加到敏感列表里面
AutoESL 发表于 2011-10-16 13:16

不好意思，没看到你在后面回复了。
下次多给你5分，谢谢回复啊

发表于 2011-10-16 15:43

嘿嘿，这个也可以欠啊？

发表于 2011-10-16 18:51

:L没事啊，只要多买Xilinx的FPGA就行了:lol

发表于 2011-10-16 18:52

:L没事啊，只要多买Xilinx的FPGA就行了:lol
AutoESL 发表于 2011-10-16 18:51

哈哈，分数给我了

发表于 2011-10-16 18:52

发表于 2011-10-16 22:46

来晚了啊

发表于 2011-10-16 22:47

GoldSunMonkey · 发表于 2011-10-17 15:21

要是组合逻辑的话，你可以直接写：

always @(*)
begin
..........
end

这样就不用管敏感性列表了，综合工具自己去想去。

发表于 2011-10-18 17:17

缺银子啊。:L 9# AutoESL

发表于 2011-10-18 17:19

。。。。。。。。。。。。。

发表于 2011-10-18 17:57

怎么了？