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呵呵,没有必要在用一个高频时钟来驱动,读时钟可的, 你将生成rden信号的逻辑少一个时钟不就行了哈。时钟域太多,对布局布线不利,FPGA中分区域的,每个区域能布的全局时钟数有限。 ... Backkom80 发表于 2012-2-10 15:43
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