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Modelsim下对ISE生成的PAR文件进行后仿

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 楼主| why2009a 发表于 2012-3-15 12:13 | 显示全部楼层 |阅读模式
modelsim, se, testbench, ST, TE
请问，怎么在Modelsim下对ISE生成的PAR文件进行后仿？
我用VHDL写的代码，verilog写的testbench，出现找不到testbench里面的module的错误，有的时候又可以
请问有没有关于modelsim联合ISE仿真的详细说明啊？
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Backkom80 发表于 2012-3-15 12:28 | 显示全部楼层
直接用ISE调用modelsim，仿真的下拉菜单中可选各种仿真类型
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