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[Verilog HDL] VERILOG基础知识

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 楼主| gaochy1126 发表于 2023-5-29 14:36 | 显示全部楼层 |阅读模式
verilo, verilog, 基础知识
定点数原码表示

MSB是符号位，0表示正数，1表示负数。

[color=rgba(0, 0, 0, 0.75)]D=(−1)aB−1∑i=0B−2ai2i−B+1�=(−1)��−1∑�=0�−2��2�−�+1


[color=rgba(0, 0, 0, 0.75)]比如，二进制[color=rgba(0, 0, 0, 0.75)]0.110=(−1)0∗(1∗2−1+1∗2−2)=+0.750.110=(−1)0∗(1∗2−1+1∗2−2)=+0.75[color=rgba(0, 0, 0, 0.75)]，[color=rgba(0, 0, 0, 0.75)]1.110=(−1)1∗(1∗2−1+1∗2−2)=−0.751.110=(−1)1∗(1∗2−1+1∗2−2)=−0.75[color=rgba(0, 0, 0, 0.75)]

反码表示（1’S COMPLEMENT）

正数的反码与原码相同，负数的反码是原码除符号位的所有位取反。

补码表示（2’S COMPLEMENT）

正数的原码、反码、补码相同；负数的补码等于反码加1，负数的原码与补码之间的相互转化关系均为除了符号位取反再加1。

补码的好处在于加减运算不需要判断符号位。B-A=B+(-A)，-A的补码是A的补码所有位取反再加1

三种数制之间转换关系

正数原码、反码、补码相同；
负数补码为原码除符号位取反加1；
相反数数补码转换为所有位取反加1.

VERILOG中的常量类型



verilog中常量编译为二进制，均为补码（整数与原码相同，负数为除符号为取反加1）

在verilog中声明端口或者信号时，默认是无符号数，

wire [7:0] number;reg [7:0] number;
  • 1
  • 2

转换为十进制为

[color=rgba(0, 0, 0, 0.75)]D=∑i=0B−1ai2i�=∑�=0�−1��2�


如果需要指定为有符号数，需要特殊声明，则在硬件底层的二进制数均为补码形式

wire signed [7:0] number;reg signed [7:0] number;
  • 1
  • 2

转换为十进制为

[color=rgba(0, 0, 0, 0.75)]D=∑i=0B−1ai2i−2B×aB−1�=∑�=0�−1��2�−2�×��−1


在verilog2001中可以特别地用’s来声明符号数，比如-4表示成一个3bit十六进制数位-3’sh4。[color=rgba(0, 0, 0, 0.75)]
十进制的数永远都是有符号数.
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 楼主| gaochy1126 发表于 2023-5-29 14:37 | 显示全部楼层
比如产生一个三角波，无符号8bit能产生0-255之间的数
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  1. module counter(
    

  2.     clk,
    

  3.     rst,
    


  4. 

  5.     out,
    

  6.     );
    


  7. 

  8. input clk;    //clk
    

  9. input rst;    //reset, high active
    


  10. 

  11. output reg [7:0] out;
    


  12. 

  13. reg [7:0] cnt;
    

  14. reg state;
    


  15. 

  16. always @(posedge clk or posedge rst) begin
    

  17.     if (rst) begin
    

  18.         cnt <= 0;
    

  19.         state <= 1'b0;
    

  20.     end
    

  21.     else begin
    

  22.         case(state)
    

  23.             1'b0: begin
    

  24.                 if(cnt==255) begin
    

  25.                     cnt <= cnt;
    

  26.                     state <= 1'b1;
    

  27.                 end
    

  28.                 else begin
    

  29.                     cnt <= cnt+1;
    

  30.                     state <= 1'b0;
    

  31.                 end
    

  32.             end
    

  33.             1'b1: begin
    

  34.                  if(cnt==0) begin
    

  35.                     cnt <= cnt;
    

  36.                     state <= 1'b0;
    

  37.                 end
    

  38.                 else begin
    

  39.                     cnt <= cnt-1;
    

  40.                     state <= 1'b1;
    

  41.                 end
    

  42.             end
    

  43.         endcase
    

  44.     end
    

  45. end
    


  46. 

  47. always @(posedge clk or posedge rst) begin
    

  48.     if (rst) begin
    

  49.         out <= 0;    // reset
    

  50.     end
    

  51.     else
    

  52.         out <= cnt;
    

  53. end
    


  54. 

  55. endmodule


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 楼主| gaochy1126 发表于 2023-5-29 14:37 | 显示全部楼层
一个有符号的8bit三角波发生器
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  1. module signed_counter(
    

  2.     clk,
    

  3.     rst,
    


  4. 

  5.     out,
    

  6.     );
    


  7. 

  8. input clk;    //clk
    

  9. input rst;    //reset, high active
    


  10. 

  11. output reg signed [7:0] out;
    


  12. 

  13. reg signed [7:0] cnt;
    

  14. reg state;
    


  15. 

  16. always @(posedge clk or posedge rst) begin
    

  17.     if (rst) begin
    

  18.         cnt <= -128;
    

  19.         state <= 1'b0;
    

  20.     end
    

  21.     else begin
    

  22.         case(state)
    

  23.             1'b0: begin
    

  24.                 if(cnt==127) begin
    

  25.                     cnt <= cnt;
    

  26.                     state <= 1'b1;
    

  27.                 end
    

  28.                 else begin
    

  29.                     cnt <= cnt+1;
    

  30.                     state <= 1'b0;
    

  31.                 end
    

  32.             end
    

  33.             1'b1: begin
    

  34.                  if(cnt==-128) begin
    

  35.                     cnt <= cnt;
    

  36.                     state <= 1'b0;
    

  37.                 end
    

  38.                 else begin
    

  39.                     cnt <= cnt-1;
    

  40.                     state <= 1'b1;
    

  41.                 end
    

  42.             end
    

  43.         endcase
    

  44.     end
    

  45. end
    


  46. 

  47. always @(posedge clk or posedge rst) begin
    

  48.     if (rst) begin
    

  49.         out <= -128;    // reset
    

  50.     end
    

  51.     else
    

  52.         out <= cnt;
    

  53. end
    


  54. 

  55. endmodule


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 楼主| gaochy1126 发表于 2023-5-29 14:38 | 显示全部楼层

可以看到输出是从8’b1000_0001(-8d’127)到8’b0000_0000(8d’127)这样的补码形式变化的。
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