Xilinx VHDL 时序问题怎么解决

发表于 2012-11-30 20:14

做了一个状态机与一个RAM相连，状态机发3个地址给RAM，通过一个端口先后读进3个数，然后通过3个端口输出。

问题来了，这3个数的值总是一样的或者顺序是乱的。

发表于 2012-11-30 20:15

要不要连个寄存器呢？求高人指点。

发表于 2012-12-1 21:13

使用fifo 先进先出更不错！

发表于 2012-12-1 21:50

是不是些RAM就写错了呢？

发表于 2012-12-2 02:43

RAM的工作正常吗?片选和读信号+地址;片选不用动(一直为低),有效即可;地址和读信号(低电平有效)加载到RAM后;要有等待时间,等信号稳定了再把数据锁存进你的芯片;
你用画原理图的方式也可以操作的;写代码可以更好些;多看看时序图,51单片机里有这方面的详细示意图;RAM芯片的数据手册里也应该有;
还有就是你的初始状态要对;有必要在操作前发复位信号;端口都是固定的输入或输出,信号流向也是单向的,应该不困难吧.

发表于 2012-12-2 02:49

片选信号一直拉低,读信号一直拉低,只改变地址即可,改变后需要一个延时再锁存端口的数据;

发表于 2012-12-2 19:59

有回音么？

发表于 2012-12-3 08:20

发表于 2012-12-4 17:42

这个问题我的水平解决不了帮楼主顶一个呵呵希望有高人能够帮助解答哦呵呵

发表于 2012-12-4 22:15

怎么没有后话了呢？

Xilinx VHDL 时序问题怎么解决

相关帖子

浏览过的版块

核心会员奖章

坚毅之洋流

技术领袖奖章

十世金身

终身成就奖章

技术高手奖章

沉静之湖泊

伴坛终老

突出贡献奖章

无冕之王奖章

缘定三生

技术导师奖章

技术奇才奖章