ALtera CYclone 2 io输出低电平1.8V

登录 · 发表于 2013-1-30 16:55

本帖最后由 binbin1986 于 2013-1-30 16:59 编辑

我用EP2C8T144C8 做了一个板，发现BANK2的一个142脚低电平有1.8V，高电平3.3正常，在pin planner 切换了io标准也不行。

红框的引脚有问题，其它脚正常，硬件电路也是一样的

硬件电路

发表于 2013-1-31 09:24

kaiseradler 发表于 2013-1-30 18:56
因为你加了33欧姆的电阻，所以电阻输出后，电位被抬高.IO口应该是0V，你可以试试 ...

我把电阻取了，直接测IO输出，低电平还是1.8V，和电阻没有关系！我怀疑是FPGA内部的问题，但不知道什么原因会引起这样的问题！

发表于 2013-1-31 09:41

一般是0V的引脚和3.3V的引脚短路造成的。

发表于 2013-1-31 23:18

kaiseradler 发表于 2013-1-31 10:53
那估计是内部的晶体管被击穿了，一般不会出现这么高的低电平

:)

发表于 2013-1-31 23:18

kaiseradler 发表于 2013-1-31 10:53
那估计是内部的晶体管被击穿了，一般不会出现这么高的低电平

非常同意啊

发表于 2013-2-1 11:05

GoldSunMonkey 发表于 2013-1-31 23:18
非常同意啊

不是晶体管的问题，我不用nios，我用verilog实现改引脚的方波输出，高低电平是准的，0V，3.3V，用了我建立的nios工程，下载进去低电平就不准。

发表于 2013-2-1 17:45

:lol,NIOS里面你动了什么东西。

发表于 2013-2-5 08:17

nios II **肋哈

发表于 2013-2-5 22:32

Backkom80 发表于 2013-2-5 08:17
nios II **肋哈

是呀是呀

发表于 2013-2-6 08:50

发表于 2013-2-13 23:33

Backkom80 发表于 2013-2-6 08:50

;P快用ZYNQ

发表于 2013-2-16 09:13

GoldSunMonkey 发表于 2013-2-13 23:33
快用ZYNQ

发表于 2013-2-18 17:14

GoldSunMonkey 发表于 2013-1-31 23:18
非常同意啊

同意,以前出现过类似情况，管角置低失败，换FPGA后好。

发表于 2013-2-27 15:47

binbin1986 发表于 2013-1-31 09:24
我把电阻取了，直接测IO输出，低电平还是1.8V，和电阻没有关系！我怀疑是FPGA内部的问题，但不知道什么原 ...

问题已经找到，相邻引脚短路了，一条很细的焊锡捣的鬼，哎！