时钟问题

发表于 2013-4-25 10:30

引脚输入时钟SYSCLK ：100M.
always@（posedge SYSCLK） CLK_50M <= ~CLK_50M ;// sysclk 被2分频.得到时钟CLK_50M.
问题：据我所知,从pll出来的时钟,是会被放在全局时钟线上的,
但是这个我新产生的时钟CLK_50M,不是用pll产生的,是否有什么方法可以将它放在全局时钟线上？？？

发表于 2013-4-25 12:36

xilinx:
用bufg引入就可以,格式如下
BUFG uut(
.O(),
.I()
);

发表于 2013-4-25 19:40

同上所述，但是不建议这样做。以前xilinx司的工程司和我们说过最好用PLL生成。

发表于 2013-4-26 08:40

cuttler 发表于 2013-4-25 12:36
xilinx:
用bufg引入就可以,格式如下
BUFG uut(

你这个意思是,我的分频module,在调用时,取名bufg就可以了？
另外,altera的有什么类似的办法吗？

发表于 2013-4-26 08:48

对，计数分频会存在不少问题。

发表于 2013-4-26 11:08

cxh_boy 发表于 2013-4-26 08:40
你这个意思是,我的分频module,在调用时,取名bufg就可以了？
另外,altera的有什么类似的办法吗？ ...

bufg是xilinx的一个原语，一个输入一个输出，就是让你分频好的时钟当输入，输出是一个一模一样的时钟，可以做全局时钟，最好用PLL、DCM、MMCM
altera不清楚

发表于 2013-4-26 16:43

Backkom80 发表于 2013-4-26 08:48
对，计数分频会存在不少问题。

没办法,因为我用的是cpld,没办法用pll.

发表于 2013-4-26 16:45

myx0709 发表于 2013-4-26 11:08
bufg是xilinx的一个原语，一个输入一个输出，就是让你分频好的时钟当输入，输出是一个一模一样的时钟，可 ...

谢谢myx的解释

.

发表于 2013-4-27 16:22

问题已经解决,另外我补充下,altera中可以直接在AE中约束到全局时钟线上.

时钟问题

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