请教verilog测试向量的写法

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 楼主| limee 发表于 2007-5-6 13:51 | 显示全部楼层 |阅读模式
谁能够贴个testbench的例子啊?<br /><br />//////////////////////////////////////////////////<br />//<br />//&nbsp;4位全加器的verilog代码<br /><br />module&nbsp;adder4(&nbsp;cout,&nbsp;sum,&nbsp;ina,&nbsp;inb,&nbsp;cin&nbsp;)&nbsp;;<br />&nbsp;&nbsp;&nbsp;output[3:0]&nbsp;sum&nbsp;;<br />&nbsp;&nbsp;&nbsp;output&nbsp;cout&nbsp;;<br />&nbsp;&nbsp;&nbsp;input[3:0]&nbsp;ina,&nbsp;inb&nbsp;;<br />&nbsp;&nbsp;&nbsp;input&nbsp;cin&nbsp;;<br />&nbsp;&nbsp;&nbsp;assign&nbsp;{&nbsp;cout,&nbsp;sum&nbsp;}&nbsp;=&nbsp;ina&nbsp;+&nbsp;inb&nbsp;+&nbsp;cin&nbsp;;<br />endmodule
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