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Verilog怎样编写测试程序？

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 楼主| liangge005 发表于 2007-5-19 20:14 | 显示全部楼层 |阅读模式
verilog, 编写, 测试程序, maxplus, maxplusII
为什么Verilog在MaxplusII中编写的测试模块Test_Bench，好像根本不起作用，有谁知道为什么？或者应该怎么用才行？
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jyguo 发表于 2007-7-21 23:23 | 显示全部楼层

测试程序

可能要把测试程序写在源程序中吧,我在CADENCE中使用verilog时就是这样的,不知道是软件问题还是语言问题,因为有的软件不用的.在MaxplusII中输入信号可以手动设置的,测试程序不可以的话手动好了.
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buqibushe 发表于 2007-7-22 20:32 | 显示全部楼层

哈

Maxplus不支持文本激励，quartus&nbsp;II也一样<br />做ＦＰＧＡ就用modelsim吧
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furuyuan 发表于 2007-7-23 16:29 | 显示全部楼层

支持modelsim

支持modelsim
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sibaidong 发表于 2007-7-27 13:46 | 显示全部楼层

关注中！

学习中！
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